[发明专利]降低误纠概率的纠错电路和方法和包括该电路的存储设备无效
| 申请号： | 200710196257.9 | 申请日： | 2007-11-30 |
| 公开（公告）号： | CN101211667A | 公开（公告）日： | 2008-07-02 |
| 发明（设计）人： | 任容兑 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | G11C29/42 | 分类号： | G11C29/42 |
| 代理公司： | 北京市柳沈律师事务所 | 代理人： | 邵亚丽 |
| 地址： | 韩国*** | 国省代码： | 韩国;KR |
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| 摘要： | 本发明提供了降低误纠概率的纠错电路和方法以及包括该电路的半导体存储设备。该纠错电路包括错误校验和纠正(ECC)编码器和ECC解码器。ECC编码器根据信息数据和生成多项式生成允许h位纠错的校正子数据，其中“h”是2或大于2的整数。ECC解码器可以根据包括信息和校正子数据的编码数据，在检测关于信息数据中的最多(h－j)位的错误位置的单一操作模式下操作，其中“j”是1或大于1的整数。可替代地，ECC解码器可以根据包括信息和校正子数据的编码数据，在检测关于信息数据中的最多h位的错误位置的第一操作模式下，或在检测关于信息数据中的最多(h－j)位的错误位置的第二操作模式下操作。于是，降低误纠概率，因此，可以提高数据可靠性。 | ||
| 搜索关键词： | 降低 概率 纠错 电路 方法 包括 存储 设备 | ||
【主权项】：
1.一种存储设备，包含：错误校验和纠正(ECC)编码器，配置成根据信息数据和生成多项式生成允许h位纠错的校正子数据，其中，“h”是2或大于2的整数，该编码器进一步配置成输出编码数据，该编码数据包括信息数据和校正子数据；和耦合成接收该编码数据的ECC解码器，该ECC解码器配置成在第一操作模式下，根据编码数据检测关于信息数据中的最多(h-j)位的错误位置，其中，“j”是1或大于1的整数。
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