[发明专利]一种片上多核处理器的测试电路及其可测试性设计方法有效
| 申请号： | 200710304267.X | 申请日： | 2007-12-26 |
| 公开（公告）号： | CN101183140A | 公开（公告）日： | 2008-05-21 |
| 发明（设计）人： | 李佳;胡瑜;李晓维 | 申请（专利权）人： | 中国科学院计算技术研究所 |
| 主分类号： | G01R31/3185 | 分类号： | G01R31/3185 |
| 代理公司： | 北京泛华伟业知识产权代理有限公司 | 代理人： | 王勇 |
| 地址： | 100080北京*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提供一种片上多核处理器的测试电路及其可测试性设计方法，其中测试电路包括：测试外壳寄存器链、待测芯核连接电路、片上数据通路连接电路以及控制逻辑电路；所述待测芯核连接电路是连接在所述测试外壳寄存器链与待测芯核之间的互连电路，所述片上数据通路连接电路是连接在所述测试外壳寄存器链与片上数据通路之间的互连电路；所述控制逻辑电路控制所述待测芯核连接电路和片上数据通路连接电路中的数据流向。本发明根据片上多核处理器的特点进行了优化设计，充分利用了片上数据通路的带宽，降低了测试成本，减少了片上数据通路中传输数据包的数目，所以大大降低了大量活跃数据包导致的额外功耗开销，并且大大缩短了测试时间。 | ||
| 搜索关键词： | 一种 多核 处理器 测试 电路 及其 设计 方法 | ||
【主权项】：
1.一种片上多核处理器的测试电路，包括：测试外壳寄存器链、待测芯核连接电路、片上数据通路连接电路以及控制逻辑电路；所述待测芯核连接电路是连接在所述测试外壳寄存器链与待测芯核之间的互连电路，所述片上数据通路连接电路是连接在所述测试外壳寄存器链与片上数据通路之间的互连电路；所述控制逻辑电路控制所述待测芯核连接电路和片上数据通路连接电路中的数据流向。
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