[实用新型]时钟切换电路

摘要

一种时钟切换电路，尤其是涉及一种无毛刺时钟切换电路。包括有数据选择器、级联的三级同步电路、延时电路和门控电路，数据选择器切换输入的时钟信号产生有毛刺的时钟信号，三级同步电路同步于数据选择器输出的时钟信号，第一级同步电路和第三级同步电路的输出信号在门控电路中进行异或，用于屏蔽时钟信号切换后产生的毛刺，延时电路使时钟信号延时，避免时钟信号边沿与同步电路输出的电平同时翻转，从而产生新的毛刺，本实用新型时钟切换电路用于具有多路时钟信号的系统中，实现时钟的无毛刺切换。

主权项

1.一种时钟切换电路，包括有切换输入时钟信号(CLK)的数据选择器，其特征是：三级同步电路级联，数据选择信号(SEL)连接同步电路一的输入端，在数据选择器输出的时钟信号(CLK3)的有效边沿同步触发下，三级同步电路同步传递数据选择信号(SEL)；门控电路的三个输入端分别来自同步电路一的输出端(SEL1)、同步电路三的输出端(SEL3)和数据选择器的输出时钟信号(CLK3)经延时电路后的时钟信号(CLK4)；在同步电路一的输出端(SEL1)的跳变时刻到同步电路三输出端(SEL3)的跳变时刻之间，门控电路禁止延时电路输出的时钟信号(CLK4)输出，门控电路的输出为无毛刺的时钟信号(CLK5)；至少有两路时钟输入信号(CLK)输入数据选择器，其控制端的控制信号(S)同步于其输出时钟信号(CLK3)的有效边沿，数据选择器输出的时钟信号(CLK3)是其时钟输入信号(CLK)中的一路，数据选择器的控制信号(S)的路数的编码组合数应大于或等于时钟输入信号(CLK)的个数。