[发明专利]用于DAC输出级的归于保持的切换方案

摘要

本发明涉及用于DAC输出级的归于保持的切换方案。其中公开了一种新颖的时钟控制电路，该时钟控制电路完全去除DAC输出波形中的符号间干扰(ISI)，而在DAC的功率消耗和硅面积方面没有任何显著的增加。该新颖电路并不增加对放大器的转换速率和带宽的要求。

主权项

1、一种用于消除具有多个电流单元的电流导引型DAC的I-V输出级的符号间干扰误差的方法，所述输出级至少包含具有求和节点SJP和SJN的I-V放大器、反馈电阻R1和R2，以及反馈电容器C1和C2，所述方法包含以下步骤：在所述输出级中将所述反馈电阻R1和R2以及所述电流单元与所述放大器的所述求和节点SJP和SJN断开；将所述反馈电阻R1和R2连接在一起以跨过所述输出级的输出端形成电阻串，并当所述I-V放大器与所述电流导引型DAC的所述电流单元不相连时，所述反馈电容器C1和C2产生保持周期以保持所述I-V放大器的输出电压；通过将所述电流单元的输出端与所述电阻串的中点相连，使用I-V放大器作为缓冲器，以在所述保持周期期间在所述电流单元的漏极维持CM电平；并且在所述电流单元的输出处于所述保持模式时改变DAC码，以及在DAC码被改变之后，将所述电流单元的输出端彼此断开，并将所述反馈电阻和所述电流单元的适当输出端重新连接回所述I-V转换器的求和节点。