[发明专利]联合检测硬件加速器的架构

摘要

一种联合检测系统，其被配置为对所接收的信号执行联合检测，并包括联合检测加速器和主处理器。该联合检测加速器可以包括：存储器单元，用于存储输入数据值、中间结果和输出数据值；一个或更多个计算单元，用于处理所述输入数据值和所述中间结果并将输出数据值提供给所述存储器单元；控制器，用于控制所述存储器和所述一个或更多个计算单元以执行联合检测处理；以及外部接口，用于从主处理器接收所述输入数据值并向所述主处理器提供输出数据值。所述计算单元可以包括复数乘法累加单元、简化的复数乘法累加单元和归一化浮点除法器。所述存储器单元可以包括输入存储器、矩阵存储器、主存储器和输出存储器。

主权项

1.一种对所接收的信号执行联合检测的联合检测加速器，该联合检测加速器包括：存储器单元，用于存储输入数据值、中间结果和输出数据值；地址生成单元，生成用于访问所述存储器单元的地址；一个或更多个计算单元，用于处理所述输入数据值和所述中间结果并将输出数据值提供给所述存储器单元，各计算单元包括数据通路；数据选择器，用于向所述一个或更多个计算单元提供所述输入数据值和所述中间结果；控制器，用于控制所述存储器、所述地址生成单元、所述一个或更多个计算单元和所述数据选择器以执行联合检测处理；以及外部接口，用于从主处理器接收所述输入数据值并向所述主处理器提供输出数据值。