[发明专利]交错逻辑阵列块结构有效
| 申请号： | 200810092097.8 | 申请日： | 2008-03-20 |
| 公开（公告）号： | CN101272141A | 公开（公告）日： | 2008-09-24 |
| 发明（设计）人： | D·卡什曼 | 申请（专利权）人： | 阿尔特拉公司 |
| 主分类号： | H03K19/177 | 分类号： | H03K19/177 |
| 代理公司： | 北京纪凯知识产权代理有限公司 | 代理人： | 赵蓉民 |
| 地址： | 美国加*** | 国省代码： | 美国;US |
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| 摘要： | 提供了一种交错逻辑阵列块(LAB)结构。一个集成电路(IC)器件可以包括相互充分对齐的第一组LAB，以及相互充分对齐并且通过多个水平的和垂直的导线耦接到第一组LAB的第二组LAB。第一组LAB在IC版图中可以相对于第二组LAB充分地进行偏移。在本发明的一个实施例中，第一和第二组LAB可以是成列的LAB，并且各列可以相对于彼此(例如，按照在每个LAB中的逻辑元件的数目的一半)垂直地偏移。偏移可以有益地允许使用一个单独的布线通道或者不使用任何布线通道就可实现更多的LAB，从而减少通信延迟并提高整个IC的性能。 | ||
| 搜索关键词： | 交错 逻辑 阵列 结构 | ||
【主权项】：
1、一种集成电路IC器件，包括：相互充分对齐的第一组逻辑阵列块LAB；以及相互充分对齐并且通过多个水平的和垂直的导线耦接到所述第一组LAB的第二组LAB，其中：在所述第一和第二组中的每一个LAB包括相同数目的逻辑元件LE；并且所述第一组LAB相对于所述第二组LAB充分地偏移每个LAB中的LE数目的一半。
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