[发明专利]半导体集成电路及其测试方法无效
| 申请号： | 200810095928.7 | 申请日： | 2008-04-25 |
| 公开（公告）号： | CN101340190A | 公开（公告）日： | 2009-01-07 |
| 发明（设计）人： | 小川隼人 | 申请（专利权）人： | 恩益禧电子股份有限公司 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08;H03L7/18;G01R31/28 |
| 代理公司： | 中原信达知识产权代理有限责任公司 | 代理人： | 陆锦华;郇春艳 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明涉及半导体集成电路及其测试方法。所述半导体集成电路包括S个PLL(S为满足S≥2的整数)，并且第(k－1)PLL 12(k－1)(k为满足2≤k≤S的整数)在测试模式下连接到第k PLL 12k。用这种方式，能够在单一测试中执行S个PLL的检查，并从而能够减少检查具有多个PLL的半导体集成电路中嵌入的PLL所需的时间。 | ||
| 搜索关键词： | 半导体 集成电路 及其 测试 方法 | ||
【主权项】：
1.一种半导体集成电路，包括S个锁相环电路(S为满足S≥2的整数)，其中，第(k-1)锁相环电路在测试模式下串联连接到第k锁相环电路(k为满足2≤k≤S的整数)。
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