[发明专利]基于矩阵分块的高速LDPC译码器实现方法

摘要

本发明涉及一种基于矩阵分块的高速LDPC译码器实现方法，属于信道编码技术领域。本发明的方法包括以下具体步骤：(1)构造具有分块校验矩阵的LDPC码：首先利用代数的方法构造一个校验矩阵，该校验矩阵中没有小环，以保证所构造码字的性能；然后按照一定的规则，对该校验矩阵的行进行重排，使得重排后的校验矩阵具有分块的结构。(2)在LDPC码的校验矩阵具有分块结构的情况下，对其实现高速并行译码。本发明的方法，可以在工程上实现LDPC码的高速并行译码，译码复杂度很低，所构造的码字中无小环，性能非常好，与随机构造的码字性能相当。

主权项

1、一种基于矩阵分块的高速LDPC译码器实现方法，包括以下步骤：第一步构造具有分块校验矩阵的LDPC码：(1)根据所需构造码字的最大行重p与最大列重q确定所构造校验矩阵的分块数，为pq个分块；(2)取p个自然数a1，a2......ap，满足GCD(aj，M)＝1且(q-1)aj＜M，j＝1，2…p；同时还要根据消除小环的条件，对该p个数a1，a2......ap进行选取，使得所构造的校验矩阵无小环；(3)按方法bji＝aji(modM)+1，i＝1，2…M，j＝1，2…p得到{1，2，...，M}的p个重新排列，式中M为校验矩阵的行数；然后构造矩阵Hi，j＝1，2…p，方法为：Hi，j第一列中非0元素所在的行号为bj1，bj2......bjq，第二列中非0元素所在的行号为bj(q+1)，bj(q+2)......bj(2q)，依此类推，再将p个Hi，j合并起来，即得到校验矩阵H；(4)对第(3)步所构造的校验矩阵的行进行重排，使重排后的校验矩阵具有分块的结构，重排规则为：将Hi，1第j列中非0元素所在的行b1[(j-1)q+i]＝[(j-1)q+i]a1(modM)+1移至第j+(i-1)M/q行，i＝1，2…q，j＝1，2…M/q；(5)对于规则LDPC码，到第(4)步后具有分块结构的校验矩阵即已构造完成；对于非规则LDPC码，只需再按照度分布规则将对应分块中的1变成0即可；第二步在LDPC码的校验矩阵具有分块结构的情况下，对其实现高速并行译码：(1)根据所要求的并行度及校验矩阵的分块数，确定需要的存储单元的数目：设每个分块矩阵分存在n个存储单元中，则需要npq个存储L(qij)和npq个存储L(rji)的存储单元；(2)利用公式L(qij)＝-ri初始化L(qij)，初始化在npq个存储单元中同时并行进行；(3)利用式(6)$L\left(r_{\mathrm{ji}}\right)=\left(\underset{i^{\′}\∈N\left(j\right)\backslash i}{\mathrm{\Π}}{\mathrm{\α}}_{i^{\′}j}\right)\mathrm{\φ}\left[\underset{i^{\′}\∈N\left(j\right)\backslash i}{\mathrm{\Σ}}\mathrm{\φ}\left({\mathrm{\β}}_{i^{\′}j}\right)\right]\≈\left(\underset{i^{\′}\∈N\left(j\right)\backslash i}{\mathrm{\Π}}{\mathrm{\α}}_{i^{\′}j}\right)*\left(\underset{i^{\′}\∈N\left(j\right)\backslash i}{\min }{\mathrm{\β}}_{i^{\′}j}\right)*\mathrm{\η}---\left(6\right)$进行校验节点迭代，设存储器用的是双口RAM，则有2nq个CNU单元同时并行工作；(4)利用式(7)和式(8)$L\left(q_i\right)=L\left(c_i\right)+\underset{j\∈M\left(i\right)}{\mathrm{\Σ}}L\left(r_{\mathrm{ji}}\right)---\left(7\right)$L(qij)＝L(qi)-L(rji)(8)进行变量节点迭代，设存储器用的是双口RAM，则有2np个VNU单元同时工作；(5)利用式(9)$x_i=\left\{\begin{array}{c}0,L\left(q_i\right)\≥0\\ 1,\mathrm{else}\end{array}\right.---\left(9\right)$进行判决，得到最终的译码结果。