[发明专利]半导体集成电路装置无效
申请号: | 200810171360.2 | 申请日: | 2004-08-20 |
公开(公告)号: | CN101388245A | 公开(公告)日: | 2009-03-18 |
发明(设计)人: | 菅野雄介;水野弘之;入江直彦 | 申请(专利权)人: | 株式会社瑞萨科技 |
主分类号: | G11C11/417 | 分类号: | G11C11/417;G11C5/06;H03K3/356 |
代理公司: | 中国国际贸易促进委员会专利商标事务所 | 代理人: | 曲 瑞 |
地址: | 日本*** | 国省代码: | 日本;JP |
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摘要: | 本发明提供一种半导体集成电路装置,目的在于在电源关断时保持在此之前的信息的低功耗模式中能进行高速的复归。作为其一种方法,可考虑使用现有的数据保持型的触发器,但为此而产生增大单元等的面积的额外消耗,这是不理想的。解决手段是用比一般的电源干线细的布线形成电源关断时的数据保持用的电源线。较为理想的是,将数据保持电路的电源作为信号线来处理,在自动配置布线时进行布线。为此,在单元中预先与通常的信号线同样地设置上述数据保持电路用电源用的端子来设计。本发明的效果是,在单元中不需要多余的电源线的布局,可谋求节省面积,同时可利用已有的自动配置布线工具来设计。 | ||
搜索关键词: | 半导体 集成电路 装置 | ||
【主权项】:
1. 一种半导体集成电路装置,具有:包含多个触发器和与上述多个触发器连接的多个逻辑电路且具有第1工作模式和第2工作模式的逻辑电路块;以及生成对上述逻辑电路块供给的时钟信号的时钟生成电路,其特征在于:上述触发器具有:其输出节点连接到上述触发器的输出节点上的第1锁存电路;其输入节点连接到上述第1锁存电路的输入节点或输出节点上的第2锁存电路;以及在上述触发器的输入节点与上述第1锁存电路的输入节点之间设置的传输门,在上述第1工作模式中,对上述第1锁存电路和上述逻辑电路供给第1工作电压,对上述第2锁存电路供给第2工作电压,上述时钟生成电路对上述传输门供给上述时钟信号,在上述第2工作模式中,停止对上述第1锁存电路和上述逻辑电路供给上述第1工作电压,对上述第2锁存电路供给上述第2工作电压,上述时钟生成电路停止对上述传输门供给上述时钟信号,在从上述第2工作模式向上述第1工作模式转移时,在上述触发器的第1锁存电路的上述第1工作电压达到了规定的电平后且在对上述传输门开始供给上述时钟信号之前,在规定的期间内使上述传输门截止,在上述规定的期间中将上述第2锁存电路的数据写回到上述第1锁存电路中。
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