[发明专利]半导体集成电路装置

摘要

本发明提供一种半导体集成电路装置，其即使在来自多个CPU的访问请求产生竞争时也能实现低等待时间下的访问。在X解码器(121)的后级配置了保持上述X解码器的输出信号而能传递给字线驱动器(106)的第一锁存电路(104)。在Y解码器(122)的后级配置了保持上述Y解码器的输出信号而能传递给上述Y选择电路的第二锁存电路(105)。在读出放大器(108)的后级配置了保持上述读出放大器的输出信号而能够传递给输出电路(111、112)的第三锁存电路(110)。由此，能使读取上述非易失性半导体存储器的存储数据时的一系列处理流水线化，即使是在来自多个CPU的访问请求产生竞争时，也能实现低等待时间下的访问。

主权项

1. 一种半导体集成电路装置，其包含能够由第一CPU和不同于上述第一CPU的第二CPU访问的非易失性半导体存储器，其特征在于，上述非易失性半导体存储器具有：多条字线；与上述多条字线交叉配置的多条位线；多个非易失性存储单元，其与上述字线和上述位线连接，分别能够存储数据；X解码器，其对从上述第一CPU或上述第二CPU传递来的X地址信号进行解码，形成用于从上述多条字线中选择1条字线的字线选择信号；字线驱动器，其用于根据来自上述X解码器电路的字线选择信号，把所对应的上述字线驱动为选择电平；Y解码器，其对从上述第一CPU或上述第二CPU传递来的Y地址信号进行解码，形成用于从上述多条位线中选择1条位线的位线选择信号；读出放大器，其用于对从上述非易失性存储单元输出到上述位线的信号进行放大；Y选择电路，其能够根据来自上述Y解码器的位线选择信号，选择性地把对应的上述位线连接到上述读出放大器上；以及输出电路，其用于把上述读出放大器的输出信号输出到上述第一CPU或上述第二CPU，在上述X解码器的后级配置有第一锁存电路，该第一锁存电路能够保持上述X解码器的输出信号并将其传递到上述字线驱动器，在上述Y解码器的后级配置有第二锁存电路，该第二锁存电路能够保持上述Y解码器的输出信号并将其传递到上述Y选择电路，在上述读出放大器的后级配置有第三锁存电路，该第三锁存电路能够保持上述读出放大器的输出信号并将其传递到上述输出电路。