[发明专利]∑-Δ调制电路、方法及相应的锁相环路无效
| 申请号： | 200810202030.5 | 申请日： | 2008-10-31 |
| 公开（公告）号： | CN101729066A | 公开（公告）日： | 2010-06-09 |
| 发明（设计）人： | 郑佳鹏;王军成;李伟;林庆龙;王阳元 | 申请（专利权）人： | 中芯国际集成电路制造(上海)有限公司 |
| 主分类号： | H03L7/183 | 分类号： | H03L7/183;H03L7/07 |
| 代理公司： | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人： | 屈蘅;李时云 |
| 地址： | 20120*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明揭露了一种∑-Δ调制电路、方法及相应的锁相环路，利用量化噪声的反馈实现∑-Δ调制，从而于选择量化输出时，可以灵活的选择输出位数该∑-Δ调制电路包括：第一加法器，接收分数输入信号与反馈信号，产生和信号加以输出；量化器，接收第一加法器所产生的和信号的单位延时信号，将其量化后产生整数输出信号；减法器，接收第一加法器所产生的和信号的单位延时信号以及量化器所产生的整数输出信号，并将整数输出信号与和信号的单位延时信号做差后产生量化噪声加以输出；多条量化噪声延时电路，分别对量化噪声进行延时后输出；第二加法器，接收多条量化噪声延时电路的输出，做和后产生反馈信号，并提供给第一加法器。 | ||
| 搜索关键词： | 调制 电路 方法 相应 环路 | ||
【主权项】：
一种∑-Δ调制电路，利用分数输入信号及一噪声反馈信号产生整数输出信号，其特征是，包括：第一加法器，接收所述分数输入信号与噪声反馈信号，产生和信号加以输出；量化器，接收所述第一加法器所产生的和信号的单位延时信号，将其量化后产生所述整数输出信号；减法器，接收所述第一加法器所产生的和信号的单位延时信号以及量化器所产生的整数输出信号，并将所述整数输出信号与所述和信号的单位延时信号做差后产生量化噪声加以输出；多条量化噪声延时电路，分别对所述量化噪声进行延时后输出；第二加法器，接收所述多条量化噪声延时电路的输出，做和后产生所述噪声反馈信号，并提供给所述第一加法器。
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