[发明专利]多项式插值装置及其转置装置

摘要

本发明涉及一种信号与信息处理技术领域的多项式插值装置及其转置装置，多项式插值装置包括：第一延时模块、系数模块、第二延时模块、加法器模块、乘/加模块，它们依次顺序连接。所述转置装置包括两种，一种是对多项式插值装置中的各分支FIR滤波器转置得到的转置装置，另一种是对整个多项式插值装置进行转置得到的转置装置。本发明在不增加乘法器个数的前提下，对传统的多项式插值装置Farrow插值装置进行了优化。本发明装置和Farrow插值装置相比，在相同的插值性能条件下，具有系数少、易于实现低功耗的硬件设计等优点。

主权项

1. 一种多项式插值装置，其特征在于包括：第一延时模块、系数模块、第二延时模块、加法器模块、乘/加模块，其中：所述的第一延时模块，与数据输入和系数模块分别相连，是一个有M-1行的延时模块，除第一行的延时个数为N-1外，其余各行的个数为2N—1，总共有大小为2MN-3N-M+1个延时单元，其中M是插值器的最高次幂即阶数，N为插值器的长度；所述的系数模块，与第一延时模块和第二延时模块分别相连，是一个有M-1行的系数模块，除最后一行的系数个数为N外其余各行的系数个数都为2N；所述的第二延时模块，与系数矩阵和加法器模块相连，是一个有N+2列的延时模块，且每列分别有2N-1，2N-3，…，5，3，1，1个延时单元的延时模块，总数为N2+1个延时单元；所述的加法器模块，与第二延时模块和乘/加模块相连，是一个有M列的加法模块，除最后一列做2MN-2N+1次加法外，其余列做(M-1)(2N-1)次加法；所述的乘/加模块，与插值间隔输入、加法器模块和数据输出相连，是一个乘法器和加法器成对出现的计算单元，即一个计算单元包括一个乘法器和一个加法器，共有M个计算单元；所述第一延时模块和系数模块构成的M-1个FIR滤波器，且第一个FIR滤波器的抽头个数小于等于N，其余M-2个FIR滤波器的抽头个数小于等于2N-1。