[发明专利]延迟锁相环电路及调整输出时钟信号相位的方法有效
| 申请号： | 200810224124.2 | 申请日： | 2008-10-16 |
| 公开（公告）号： | CN101729063A | 公开（公告）日： | 2010-06-09 |
| 发明（设计）人： | 王磊 | 申请（专利权）人： | 北京芯技佳易微电子科技有限公司 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08;G06F1/04 |
| 代理公司： | 北京德琦知识产权代理有限公司 11018 | 代理人： | 宋志强;麻海明 |
| 地址： | 100084 北京*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种延迟锁相环DLL电路及调整输出时钟信号相位的方法，该电路包括基本DLL电路、延迟线二和运算单元，其中，基本DLL电路，用于对输入时钟信号锁定后，发送调整信号给运算单元；运算单元，用于接收延迟控制字和基本DLL电路发送的调整信号，进行运算，得到延迟线控制信号，发送给延迟线二，延迟控制字用于控制输出时钟信号和输入时钟信号的相位差；延迟线二，用于根据从运算单元接收的延迟线控制信号，对输入时钟信号进行相位调整，得到输出时钟信号。本发明提供的电路及方法可以根据所传输数据的采样需要，经过延迟调整锁定输入时钟信号后，输出时钟信号和输入时钟信号的相位差为任意值。 | ||
| 搜索关键词： | 延迟 锁相环 电路 调整 输出 时钟 信号 相位 方法 | ||
【主权项】：
一种延迟锁相环DLL电路，其特征在于，包括基本DLL电路、延迟线二和运算单元，其中，基本DLL电路，用于对输入时钟信号锁定后，发送调整信号给运算单元；运算单元，用于接收延迟控制字和基本DLL电路发送的调整信号，进行运算，得到延迟线控制信号，发送给延迟线二，延迟控制字用于控制输出时钟信号和输入时钟信号的相位差；延迟线二，用于根据从运算单元接收的延迟线控制信号，对输入时钟信号进行相位调整，得到输出时钟信号。
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