[发明专利]一种集成电路的测试图形生成器

摘要

本发明涉及集成电路的测试领域，公开了一种集成电路的测试图形生成器。它由I型-线性反馈移位寄存器，解压缩电路，Johnson计数器以及异或门网络构成；所述I型-线性反馈移位寄存器的时钟频率为f₁，生成序列Q＝[Q₁Q₂…Q_m]，其中m为自然数；所述解压缩逻辑电路的输出序列S＝[S₁S₂…S_mS_m+1…S_N]；所述Johnson计数器的时钟频率为f₂，其生成序列J＝[J₁J₂…J_mJ_m+1…J_N]，其中N为自然数，且N＞m；所述异或门网络的输出序列X＝[X₁X₂…X_mX_m+1…X_N]为测试图形生成器的输出序列；所述Johnson计数器的时钟频率f₂＝2N×f₁，所述I型-线性反馈移位寄存器、解压缩电路、Johnson计数器以及异或门网络满足以下逻辑关系：(a)S＝VQ，(b)X＝J⊕S。

主权项

1、一种集成电路的测试图形生成器，其特征在于，包括：I型-线性反馈移位寄存器，解压缩电路，Johnson计数器以及异或门网络；所述I型-线性反馈移位寄存器的时钟频率为f1，生成序列Q＝[Q1Q2...Qm]，其中m为自然数；所述解压缩逻辑电路的输出序列S＝[S1S2...SmSm+1...SN]；所述Johnson计数器的时钟频率为f2，其生成序列J＝[J1J2...JmJm+1...JN]，其中N为自然数，且N>m；所述异或门网络的输出序列X＝[X1X2...XmXm+1...XN]为测试图形生成器的输出序列；所述Johnson计数器的时钟频率f2＝2N×f1，所述I型-线性反馈移位寄存器、解压缩电路、Johnson计数器以及异或门网络满足以下逻辑关系：(a)S1＝Q1S5＝Q2S6＝Q3S7＝Q4S8＝0S9＝Q5S15＝Q12S17＝Q13其中，j＝1，2，3...；k＝1，2，3...；递推关系如下式所示：