[发明专利]一种将片上仿真器时钟同步到微处理器时钟域的方法

摘要

本发明涉及一种将C core C310嵌入式微处理器芯片片上仿真器的时钟同步到微处理器时钟域的方法，该方法将测试时钟信号j_tclk依次经微处理器时钟域的第一寄存器和第二寄存器锁存，并将第二寄存器的输出端信号取反后和第一寄存器的输出端信号进行逻辑与运算，获得第一脉冲使能信号j_tclk_rise用于控制仿真器内寄存器对测试模式选择信号j_tms、测试数据输入信号j_tdi进行采样，同时将测试时钟信号j_tclk取反后和第二寄存器的输出端信号进行逻辑与运算，获得第二脉冲使能信号j_tclk_fall用于控制仿真器内寄存器对测试数据输出信号j_tdo进行采样，从而在单一时钟域下实现具有片上仿真器的微处理器芯片结构。

主权项

1、一种将片上仿真器时钟同步到微处理器时钟域的方法，其特征在于：该方法用微处理器时钟信号(cpu_clk)的下降沿触发第一寄存器(REG1)来锁存测试时钟信号(j_tclk)，在第一寄存器(REG1)的数据输出端产生一个时钟下降沿锁存信号(j_tclk_delf)，用微处理器时钟信号(cpu_clk)的上升沿触发第二寄存器(REG2)来锁存时钟下降沿锁存信号(j_tclk_delf)，在第二寄存器(REG2)的数据输出端产生一个时钟上升沿锁存信号(j_tclk_dly)，然后将时钟上升沿锁存信号(j_tclk_dly)取反后和时钟下降沿锁存信号(j_tclk_delf)进行逻辑与运算，产生一个跟随测试时钟信号(j_tclk)上升沿发生的第一脉冲使能信号(j_tclk_rise)，将测试时钟信号(j_tclk)取反后和时钟上升沿锁存信号(j_tclk_dly)进行逻辑与运算，产生一个跟随测试时钟信号(j_tclk)下降沿发生的第二脉冲使能信号(j_tclk_fall)；仿真器内用于锁存测试模式选择信号(j_tms)的各寄存器时钟端输入微处理器时钟信号(cpu_clk)，使能端输入第一脉冲使能信号(j_tclk_rise)，当第一脉冲使能信号(j_tclk_rise)有效且微处理器时钟信号(cpu_clk)处于上升沿时，采样测试模式选择信号(j_tms)；仿真器内用于锁存测试数据输入信号(j_tdi)的各寄存器时钟端输入微处理器时钟信号(cpu_clk)，使能端输入第一脉冲使能信号(j_tclk_rise)，当第一脉冲使能信号(j_tclk_rise)有效且微处理器时钟信号(cpu_clk)处于上升沿时，采样测试数据输入信号(j_tdi)；仿真器内用于锁存并输出测试数据输出信号(j_tdo)的各寄存器时钟端输入微处理器时钟信号(cpu_clk)，使能端输入第二脉冲使能信号(j_tclk_fall)，当第二脉冲使能信号(j_tclk_fall)有效且微处理器时钟信号(cpu_clk)处于上升沿时，更新并输出测试数据输出信号(j_tdo)；微处理器时钟信号cpu_clk的频率大于测试时钟信号j_tclk频率的三倍。