[发明专利]基于延时锁定环的可配置频率合成电路有效
申请号: | 200910076330.8 | 申请日: | 2009-01-13 |
公开(公告)号: | CN101478308A | 公开(公告)日: | 2009-07-08 |
发明(设计)人: | 王慜;文治平;陈雷;张彦龙;张志权 | 申请(专利权)人: | 北京时代民芯科技有限公司;中国航天时代电子公司第七七二研究所 |
主分类号: | H03L7/18 | 分类号: | H03L7/18 |
代理公司: | 中国航天科技专利中心 | 代理人: | 安 丽 |
地址: | 100076北京*** | 国省代码: | 北京;11 |
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摘要: | 基于延时锁定环的可配置频率合成电路,包括由鉴相器、控制器、可变延时链组成的延时锁定环、由倍频合成器和分频合成器组成的频率合成器、配置SRAM,鉴相器接收参考时钟和反馈时钟,经鉴相比较后输出比较信号和锁定信号,比较信号和锁定信号经过控制器处理后输出控制电压控制可变延时链产生N个相位时钟输出至频率合成器,倍频合成器和分频合成器在配置SRAM的控制下控制倍频合成器中R/S触发器的置位/复位时间产生倍频时钟信号,控制分频合成器中R/S触发器的置位/复位时间产生分频时钟信号。本发明电路结构简单,通过改变内嵌配置SRAM中的码流值,可以灵活改变频率合成系数从而得到所需的分频倍频系数,可应用于现场可编程逻辑阵列中。 | ||
搜索关键词: | 基于 延时 锁定 配置 频率 合成 电路 | ||
【主权项】:
1、基于延时锁定环的可配置频率合成电路,其特征在于包括:由鉴相器、控制器和可变延时链组成的延时锁定环、由倍频合成器和分频合成器组成的频率合成器、配置SRAM,参考时钟和反馈时钟经过鉴相器鉴相比较后输出比较信号和锁定信号,其中反馈时钟由可变延时链对参考时钟延时产生,比较信号和锁定信号经过控制器处理后输出控制电压控制可变延时链产生N个相位时钟输出至频率合成器,倍频合成器在配置SRAM的控制下从N个相位时钟中选择M个相位时钟控制倍频合成器产生倍频时钟信号,,同时分频合成器在配置SRAM的控制下从N个相位时钟中选择K个相位时钟,K个相位时钟经过窗口选择控制分频合成器产生分频时钟信号,其中M
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