[发明专利]在小间距器件制造中减少分层的方法有效
| 申请号： | 200910136625.X | 申请日： | 2009-05-08 |
| 公开（公告）号： | CN101752303A | 公开（公告）日： | 2010-06-23 |
| 发明（设计）人： | 赖志育;吴政达;陈能国;蔡正原 | 申请（专利权）人： | 台湾积体电路制造股份有限公司 |
| 主分类号： | H01L21/82 | 分类号： | H01L21/82;H01L21/027;H01L21/311;H01L21/306 |
| 代理公司： | 北京市德恒律师事务所 11306 | 代理人： | 梁永;马铁良 |
| 地址： | 中国台*** | 国省代码： | 中国台湾;71 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明公开了一种在小间距器件制造中减少分层的方法。一种形成集成电路结构的方法，包括：提供衬底；在所述衬底上形成第一硬掩膜层；在所述第一硬掩膜层上形成第二硬掩膜层；构图所述第二硬掩膜层以形成硬掩膜；以及，在构图第二硬掩膜层之后，烘焙所述衬底、所述第一硬掩膜层和所述硬掩膜。在所述烘焙步骤之后，形成间隔层，它包括在所述硬掩膜顶部上的第一部分，和在所述硬掩膜的相对的侧壁上的第二部分和第三部分。所述方法还包括移除所述间隔层的所述第一部分；移除所述硬掩膜；以及使用所述间隔层的所述第二部分和所述第三部分作为掩膜来构图所述第一硬掩膜层。 | ||
| 搜索关键词： | 间距 器件 制造 减少 分层 方法 | ||
【主权项】：
一种形成集成电路结构的方法，所述方法包括：提供衬底；在所述衬底上形成第一硬掩膜层；在所述第一硬掩膜层上形成第二硬掩膜层；构图所述第二硬掩膜层以形成硬掩膜；在构图第二硬掩膜层步骤之后，烘焙所述衬底、所述第一硬掩膜层和所述硬掩膜；在所述烘焙步骤之后，形成包含在所述硬掩膜顶部上的第一部分、和在所述硬掩膜的相对的侧壁上的第二部分和第三部分的间隔层；移除所述间隔层的所述第一部分；在所述间隔层的所述第二部分和第三部分包含未移除的剩余部分的情况下，移除所述硬掩膜；和使用所述间隔层的所述第二部分和所述第三部分作为掩膜来构图所所述第一硬掩膜层。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于台湾积体电路制造股份有限公司，未经台湾积体电路制造股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/200910136625.X/，转载请声明来源钻瓜专利网。
- 同类专利
- 专利分类
H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
