[发明专利]电路结构有效

专利信息
申请号: 200910166072.2 申请日: 2009-08-11
公开(公告)号: CN101853906A 公开(公告)日: 2010-10-06
发明(设计)人: 余振华;余佳霖;陈鼎元;邱文智;林宏达 申请(专利权)人: 台湾积体电路制造股份有限公司
主分类号: H01L33/00 分类号: H01L33/00;H01L31/02;H01L21/20
代理公司: 隆天国际知识产权代理有限公司 72003 代理人: 姜燕;陈晨
地址: 中国台*** 国省代码: 中国台湾;71
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摘要: 发明一实施例提供一种电路结构,该电路结构包括:基底,包括较高部分及较低部分;图案化掩模层,位于基底的较高部分上,且与较高部分直接接触,图案化掩模层包括多个间隔;缓冲/成核层,沉积于基底之上,且位于图案化掩模层的间隔之中;以及三-五族化合物半导体层,位于图案化掩模层的间隔之中,且位于缓冲/成核层之上,并进一步延伸至间隔之上而于图案化掩模层及图案化掩模层的间隔上形成连续层。本发明可消除可能影响三-五族化合物半导体材料的结晶成长的不利的非晶结构,增进三-五族化合物半导体层的品质。
搜索关键词: 电路 结构
【主权项】:
一种电路结构,包括:一基底,包括一较高部分及一较低部分;一图案化掩模层,位于该基底的该较高部分上,且与该较高部分直接接触,该图案化掩模层包括多个间隔;一缓冲/成核层,沉积于该基底之上,且位于该图案化掩模层的所述多个间隔之中;以及一三-五族化合物半导体层,位于该图案化掩模层的所述多个间隔之中,且位于该缓冲/成核层之上,并进一步延伸至所述多个间隔之上而于该图案化掩模层及该图案化掩模层的所述多个间隔上形成一连续层。
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