[发明专利]一种半导体制造工艺中叠加电容的结构

摘要

一种半导体制造工艺中叠加电容的结构是一种和BiCMOS(双极互补金属氧化物半导体)、CMOS(互补金属氧化物半导体)工艺兼容的叠加电容的制造技术，在0.6umBiCMOS工艺和0.5um CMOS工艺中提供一种单位面积电容达Cox＝4.1ff/um2的高容值的电容，BV＞12V，而不需要额外的工艺。在不增加任何工艺步骤的情况下，通过使用在poly1/Nw或poly1/diff电容上再叠加一层ONO电容的方式，使叠加的电容单位面积电容值Cox从典型poly1/Nw或poly1/diff的Cox＝2.5ff/um2增加到4.1ff/um2，即单位面积电容值增加了64％，大大提高了电容的集成度，而且和现有的工艺兼容，不需要增加额外的工序。在不增加制造成本的前提下，使用该结构电容，可以使电路中电容的面积减小38％左右。

主权项

1、一种半导体制造工艺中叠加电容的结构，其特征在于：在P衬底片(1)上表面的电容区域(2)是一个N阱，N阱从硅片表面向下扩散2～4um深，构成电容的下极板；在电容区域的硅表面也就是下极板N阱表面是一个大有源区(6)、一个小有源区(5)：小有源区(5)有N+注入扩散区——以通过接触孔和金属布线形成下欧姆接触，做为下极板的引出端；大有源区(6)做为叠加电容中poly1/well电容的有效区域；有源区之外就是场区(7)，场区上面是厚的氧化物，做为有源区之间的隔离；有源区的硅表面是一层厚的氧化物，在电容区域中大有源区(6)表面的氧化物就构成了poly1/well电容的介质层(8)；在poly1/well电容的有效区域表面薄的氧化物的上面是一层的多晶硅，多晶硅的面积比poly1/well电容的有效区域面积稍大一点，延伸到了大有源区旁的场区上，这层多晶硅就构成了电容的中间极板(9)；小有源区上面没有多晶硅，场区上除了紧挨着poly1/well电容的有效区域有源区的边缘有延伸上来的多晶硅，其余区域也没有多晶硅；在多晶硅的上表面是一层的ONO介质(10)，这层介质构成了叠加电容中poly2/poly1ONO电容的介质层(10)；在ONO介质的上面是第二层多晶硅，构成了电容的上极板(11)，这层多晶硅的面积比poly1/well电容的有效区域有源区的面积要小一些，其他区域没有第二层多晶硅；在第二层多晶硅上面是覆盖整个圆片表面6000～的氧化物，称之为多层氧化物(12)，多晶硅正上方的氧化物最薄，下极板引出端N+扩散区正上方的氧化物最厚；多层氧化物在下极板引出端N+扩散区、poly1的引出处、poly2的引出处的相应位置会被去处，构成直达N+或多晶硅表面的接触孔；在多层氧化物的正上方就是第一层金属布线(13)，在接触孔的位置，金属布线和N+或多晶硅表面的接触，将电容的两端分别引出，形成一个完整的叠加电容结构。