[实用新型]高速并行数据串行化中的时钟同步电路

摘要

本实用新型公开了一种高速并行数据串行化中的时钟同步电路，包括一个延时链模块、延时链控制模块、采样模块和电平转换模块。以上模块在树结构并串转换电路和移位寄存器并串转换电路结合的高速并行数据串行化系统中形成一个可控的延时链回路，通过对CMOS Logical时钟电平的延时，达到两种不同电平时钟的同步。本实用新型与现有技术相比，延时是可控的，且大大节约了系统功耗。

主权项

1.一种高速并行数据串行化中的时钟同步电路，该电路应用于高速并行数据串行化系统，所述系统包括静态逻辑并行数据串行化电路、电流模逻辑并行数据串行化电路、电平转换电路和时钟分频电路，其工作原理是较多位数的并行数据首先经过静态逻辑串行化电路，再经过电流模逻辑串行化电路，最终转化为高速串行数据，其特征是在于：所述电路包括一个可控的延时链回路，该延时链回路包括延时链模块、采样模块、电平转换模块和延时链控制模块，该延时链回路中各模块关系如下：a.采样模块利用CML时钟采集静态逻辑电路输出数据的时钟，得到沿采样数据；b.将沿采样数据经过电平转换成为静态逻辑电平信号；c.延时链控制模块采集经过电平转换的沿采样数据，根据沿采样数据向延时链模块发出延时控制信号。d.延时链模块根据延时链控制模块的指令，对经过电平转换的时钟信号进行延时处理，并将处理后的时钟信号传送至静态逻辑并行数据串行化电路。