[实用新型]一种列控中心主处理设备无效
| 申请号： | 200920246773.2 | 申请日： | 2009-11-02 |
| 公开（公告）号： | CN201665226U | 公开（公告）日： | 2010-12-08 |
| 发明（设计）人： | 徐松;叶峰;何刚;漆联邦;杨光伦;谭晓光;孙可;孙永来;余学虎;王一民;侯石岩 | 申请（专利权）人： | 北京全路通信信号研究设计院;北京新松佳和电子系统股份有限公司 |
| 主分类号： | B61L27/04 | 分类号： | B61L27/04;G05B19/042 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 逯长明;王宝筠 |
| 地址： | 100073 *** | 国省代码： | 北京;11 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本实用新型公开了一种列控中心主处理设备，包括：至少两个中心处理器CPU子系统及一个外部同步时钟，各CPU子系统具有各自的CPU及工业标准体系结构ISA总线，各CPU之间具有双口随机存取存储器RAM；其中，所述中心处理器CPU，用于通过ISA总线从外部板卡接收数据，并通过处理器间的双口RAM交叉比较数据，比较一致后，各CPU分别对接收到的数据进行逻辑运算，对逻辑运算结果进行交叉比较，如果一致，将各自的逻辑运算结果分别送到相应的ISA总线上输出，并输出安全状态信号；所述外部同步时钟，用于推动输入输出各CPU的数据保持同步。通过本实用新型，能够提高列控中心主处理设备的安全性和可靠性。 | ||
| 搜索关键词： | 一种 中心 处理 设备 | ||
【主权项】：
一种列控中心主处理设备，其特征在于，包括：至少两个中心处理器CPU子系统及一个外部同步时钟，各CPU子系统具有各自的CPU及工业标准体系结构ISA总线，各CPU之间具有双口随机存取存储器RAM；其中，所述中心处理器CPU，用于通过ISA总线从外部板卡接收数据，并对交叉比较一致的数据进行逻辑运算；所述双口RAM，用于对各CPU接收到的数据以及各CPU的逻辑运算结果进行交叉比较；所述ISA总线，用于交叉比较一致的各CPU的逻辑运算结果输出，并输出安全状态信号；所述外部同步时钟，用于推动输入输出各CPU的数据保持同步。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于北京全路通信信号研究设计院;北京新松佳和电子系统股份有限公司，未经北京全路通信信号研究设计院;北京新松佳和电子系统股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/200920246773.2/，转载请声明来源钻瓜专利网。
- 上一篇：注射用防回血单向阀
- 下一篇：免钢针穿刺型安全肝素帽
