[发明专利]时钟净化锁相环

摘要

本发明描述一种可减少杂散信号并改进接收器性能的时钟净化锁相环(PLL)。在一个示范性设计中，集成电路包括PLL和模/数转换器(ADC)。所述PLL接收以一分数除法器比率产生且归因于突发性跳频而具有杂散信号的第一时钟信号。所述第一时钟信号可由所述集成电路外部的分数N频率合成器产生。所述PLL以一整数除法器比率产生第二时钟信号且所述第二时钟信号具有减少的杂散信号。所述ADC基于所述第二时钟信号而数字化模拟基带信号并提供数字样本。所述集成电路可进一步包括低噪声放大器(LNA)，所述低噪声放大器可归因于使用所述PLL净化所述第一时钟信号而观测到经由所述集成电路的衬底耦合的较少杂散信号。

主权项

一种集成电路，其包含：锁相环(PLL)，其用以接收归因于突发性跳频而具有杂散信号的第一时钟信号并提供具有减少的杂散信号的第二时钟信号；以及模/数转换器(ADC)，其用以基于所述第二时钟信号而数字化模拟基带信号并提供数字样本。