[发明专利]半导体集成电路有效
| 申请号： | 200980157798.8 | 申请日： | 2009-11-06 |
| 公开（公告）号： | CN102342023A | 公开（公告）日： | 2012-02-01 |
| 发明（设计）人： | 山上由展 | 申请（专利权）人： | 松下电器产业株式会社 |
| 主分类号： | H03K19/0175 | 分类号： | H03K19/0175;H01L21/822;H01L21/8238;H01L21/8244;H01L27/04;H01L27/092;H01L27/10;H01L27/11 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 汪惠民 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 在半导体集成电路中，具备串联连接于第1电源(VDD)和第2电源(接地电源)之间的P型MOS晶体管(MP11)、和两个以上的N型MOS晶体管(MN11、MN12)。输入端子(IN)连接于所述P型MOS晶体管(MP11)的栅极端子和所述N型MOS晶体管(MN11、MN12)的栅极端子。并且，具有与作为P型MOS晶体管(MP11)和N型MOS晶体管(MN11)的接点的输出端子(OUT)连接的1个以上的电容元件(C1)，将P型MOS晶体管(MP11)的驱动能力构成为大于串联连接为两个以上的N型MOS晶体管(MN11、MN12)的总驱动能力。因此，能够抑制晶体管的特性偏差所导致的延迟电路的延迟时间的变动，并且，能够小面积地提供抗制造工序中的加工偏差性强，布局扩展性优异的半导体集成电路。 | ||
| 搜索关键词： | 半导体 集成电路 | ||
【主权项】：
一种半导体集成电路，其特征在于，具备在第1电源和第2电源之间串联连接的P型MOS晶体管和两个以上的N型MOS晶体管，输入端子连接于所述P型MOS晶体管的栅极端子和所述两个以上的N型MOS晶体管的栅极端子，具有与输出端子连接的1个以上的电容元件，其中所述输出端子是，所述P型MOS晶体管、和所述两个以上的N型MOS晶体管中的与所述P型MOS晶体管连接的N型MOS晶体管之间的接点，所述P型MOS晶体管的驱动能力大于所述串联连接了两个以上的N型MOS晶体管的驱动能力。
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