[发明专利]自动校准和差通道扩频码相位一致的处理方法有效
| 申请号： | 201010123997.1 | 申请日： | 2010-03-15 |
| 公开（公告）号： | CN101826888A | 公开（公告）日： | 2010-09-08 |
| 发明（设计）人： | 仇三山 | 申请（专利权）人： | 中国电子科技集团公司第十研究所 |
| 主分类号： | H04B1/707 | 分类号： | H04B1/707 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 610036 四川省*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明提出一种在扩频双通道体制跟踪接收机中自动校准和差通道扩频码相位一致的处理方法，利用本方法，可有效地降低差路信号的解扩损失，获得最大的角误差检测灵敏度。本发明通过下述技术方案予以实现：在可编程门阵列芯片FPGA内的数字信号处理模块中，和路经锁相环恢复出的扩频码通过两级由不同速率时钟控制的存储器(FIFO1、FIFO2)，改变和路扩频码相位的延迟量；在数字信号处理器芯片DSP内，设计整个相位校准过程的逻辑控制程序，用于接收应用软件下达的相位校准命令，控制改变FIFO1和FIFO2的读写延迟量，自动组织完成扩频码相位的校准流程，将和差通道扩频码相位校准一致。 | ||
| 搜索关键词： | 自动 校准 通道 扩频码 相位 一致 处理 方法 | ||
【主权项】：
一种自动校准和差通道扩频码相位一致的处理方法，其特征在于包括如下步骤：(1)在可编程门阵列芯片(FPGA)内，设计两级存储器(FIFO1、FIFO2)级联，FIFO1的读写时钟受控于扩频码钟，FIFO2的读写时钟受控于FPGA内的高速系统工作时钟，和路经锁相环恢复出的扩频码通过FIFO1和FIFO2，改变和路扩频码相位的延迟量，将其同差路信号扩频码相位对准一致；(2)在数字信号处理器芯片(DSP)内，设计整个相位校准过程的逻辑控制程序，用于接收应用软件下达的相位校准命令，控制改变FPGA内FIFO1和FIFO2的读写延迟量，完成扩频码相位搜索的粗测和精测过程；(3)利用具备下达相位校准命令功能的应用软件下达相位校准命令，由DSP程序接收该命令，启动校准过程，DSP程序依次控制改变FIFO1和FIFO2的读写延迟量，进行相位搜索，最后DSP程序将相位搜索结果设置到FPGA内，将和差通道扩频码相位校准一致，自动组织完成整个校准过程。
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