[发明专利]基于存储器折叠架构优化的低功耗LDPC译码器有效
| 申请号： | 201010132080.8 | 申请日： | 2010-03-24 |
| 公开（公告）号： | CN102201817A | 公开（公告）日： | 2011-09-28 |
| 发明（设计）人： | 于增辉;郭琨;黑勇;周玉梅;朱勇旭;李春阳 | 申请（专利权）人： | 中国科学院微电子研究所 |
| 主分类号： | H03M13/11 | 分类号： | H03M13/11 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 周国城 |
| 地址： | 100029 *** | 国省代码： | 北京;11 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明公开了一种基于存储器折叠架构优化的低功耗LDPC译码器，包括输入缓存、输出缓存、校验节点运算单元、变量节点运算单元、存储单元、地址产生单元、控制单元以及互联网络。本发明提供的基于存储器折叠架构优化的低功耗LDPC译码器，基于部分并行译码结构，并充分利用译码过程中存储器的读写规律，存储器单元的设计采用一种折叠架构方法，成倍降低存储器的读写操作次数，从而可大幅度的降低译码器的功耗。该存储器架构方法，不改变具体的LDPC译码算法，完全不影响误码性能和电路时序，因此可以适用于不同类型和不同标准的LDPC译码器，包含规则和非规则类型的。 | ||
| 搜索关键词： | 基于 存储器 折叠 架构 优化 功耗 ldpc 译码器 | ||
【主权项】：
一种基于存储器折叠架构优化的低功耗LDPC译码器，其特征在于，该译码器包括输入缓存、输出缓存、校验节点运算单元、变量节点运算单元、存储单元、地址产生单元、控制单元以及互联网络；其中，输入数据经过所述输入缓存进入所述存储单元；在迭代译码期间，所述校验节点运算单元、变量节点运算单元与所述存储单元通过所述互联网络传递信息；在译码输出时，译码结果由所述存储单元经所述输出缓存输出；所述地址产生单元用于产生存储单元的读写地址和读写控制信号；所述控制单元用于对译码器各个模块的工作时序进行控制。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于中国科学院微电子研究所，未经中国科学院微电子研究所许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201010132080.8/，转载请声明来源钻瓜专利网。
- 同类专利
- 专利分类
