[发明专利]QC-LDPC码译码器及其实现方法

摘要

本发明提供了一种QC-LDPC码译码器及其实现方法，该译码器包括：HPU阵列、VPU阵列、XRAM-C阵列、CRAM-C阵列、复接单元以及控制单元。本发明提供的译码器及其实现方法充分利用QC-LDPC码半并行译码器结构的特性，深入挖掘其中的优化潜力，在引入水平、垂直复用组复用运算单元以降低硬件实现复杂度的基础上，还对存储资源进行优化配置，通过RAM块合并，显著提高硬件实现中RAM单元的使用效率，减少所需RAM单元的数量，减少复接单元所占的逻辑资源，同时有效优化了硬件实现所需的布线资源，能够在逻辑资源、存储资源、布线资源以及吞吐率之间灵活折中。

主权项

一种QC LDPC码译码器，其特征在于，该译码器包括：水平运算单元阵列，包括若干水平运算单元，每个所述水平运算单元分别对应一个水平复用组，由所述水平复用组的F1个行矢量时分复用，用于根据从合并的信息存储器读出的各循环行列式子矩阵的变量信息，完成水平复用组内变量节点到校验节点的水平运算，得到各循环行列式子矩阵的校验信息，并重新写入到合并的信息存储器，同时完成译码校验，并将校验结果反馈给控制单元，每个所述水平复用组由QC LDPC码的校验矩阵中的每F1个行矢量组成，F1为任意正整数；垂直运算单元阵列，包括若干垂直运算单元，每个所述垂直运算单元分别对应一个垂直复用组，由所述垂直复用组的F2个列矢量时分复用，用于根据从合并的信息存储器读出的各循环行列式子矩阵的校验信息，完成垂直复用组内校验节点到变量节点的垂直运算，得到各循环行列式子矩阵的变量信息，以及由变量节点经过本次迭代后的后验对数似然比译码得到所述变量节点对应比特的译码结果码字，并将其重新写入到合并的信息存储器，每个所述垂直复用组由QC LDPC码的校验矩阵中的每F2个列矢量组成，F2为任意正整数；合并的信息存储器阵列，包含若干合并的信息存储器，每个所述合并的信息存储器均用于写入并存储所述水平运算单元输出的校验信息以及所述垂直运算单元输出的变量信息和译码结果码字，全部校验信息更新之后，读出更新的校验信息，通过复接单元将其输入到所述垂直运算单元，全部变量信息和译码结果码字更新之后，读出更新的变量信息和译码结果码字，通过复接单元将其输入到所述水平运算单元，并在控制单元的控制下输出合法的译码结果码字；合并的接收信息存储器阵列，包括若干合并的接收信息存储器，每个所述合并的接收信息存储器均用于分不同地址段存储一个垂直复用组内各个列矢量所对应从外部接收的软信息，并将其与所述合并的信息存储器存储的校验信息一起输入到所述垂直运算单元；复接单元，连接所述合并的信息存储器与所述垂直运算单元或所述水平运算单元，用于完成所述合并的信息存储器的读出及写入复接操作，并进行相应的时序调整；控制单元，控制各合并的信息存储器以及合并的接收信息存储器的读写地址、复接操作、以及译码启动与结束。