[发明专利]一种基于FPGA的键相倍频方法及装置

摘要

本发明公开了一种基于FPGA的键相倍频方法及装置，该倍频装置包括用VHDL编程并被集成到一片FPGA中的方波处理器、加法计数器、线性预测器、纠错器、除法器、键相倍数存放器、锁存器和减法计数器。键相信号经过方波处理器后变成标准的方波信号，加法计数器在时钟信号的触发下对方波信号的周期进行计数，计数值送入线性预测器以预测键相信号的下一周期值，该周期预测值经过纠错器确保无误后送入除法器除以键相倍数，得到的商由锁存器锁存，减法计数器以锁存器中的商作为模值做减法计数，其溢出信号即为倍频信号。该方法及装置结构紧凑，集成度高；倍频系数配置灵活、倍频范围广；能对键相信号周期做线性预测，倍频精度高；有较高的稳定性和可靠性。

主权项

一种基于FPGA的键相倍频方法，其特征在于包括用硬件描述语言VHDL编程并被集成到一片FPGA中的方波处理器(1)、加法计数器(2)、线性预测器(3)、除法器(5)、键相倍数存放器(6)、锁存器(7)和减法计数器(8)，其键相倍频的实现步骤如下：1)加法计数器(2)在时钟信号的触发下一直计数，当调理后的频率为fkey的键相信号经方波处理器(1)处理后变成一个标准宽度的方波信号，该标准方波信号的上升沿触发加法计数器(2)的计数值锁存及清零；2)线性预测器根据加法计数器(2)计数得到的键相信号周期值来预测得到下一键相信号周期的预测值P，该预测值作为除法器(5)的输入；3)键相倍数存放器(3)保存有键相倍数2k，除法器(5)将预测值P整除该键相倍数2k，所得商值由锁存器(7)锁存，k为正整数；4)减法计数器(8)在时钟信号触发下一直工作，减法计数器(8)的计数模值来自锁存器(7)，减法计数器(8)的溢出信号即为倍频信号，其频率为2k·fkey。