[发明专利]一种基于CLB总线的存储器接口方法有效
| 申请号： | 201010244742.0 | 申请日： | 2010-08-04 |
| 公开（公告）号： | CN101923524A | 公开（公告）日： | 2010-12-22 |
| 发明（设计）人： | 郑茳;肖佐楠;竺际隆;陈霞;林峰 | 申请（专利权）人： | 苏州国芯科技有限公司 |
| 主分类号： | G06F13/16 | 分类号： | G06F13/16 |
| 代理公司： | 苏州创元专利商标事务所有限公司 32103 | 代理人： | 马明渡 |
| 地址： | 215011 江苏省苏州市高*** | 国省代码： | 江苏;32 |
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| 摘要： | 一种基于CLB总线的存储器接口方法，包括：在总线时钟的上升沿，处理器发送读或写操作请求，总线并锁存来自处理器的地址信号、控制信号获得第一锁存信号，且产生存储器使能信号；在所述总线时钟的上升沿后相邻的下降沿存储器根据所述存储器使能信号产生存储器时钟，该存储器时钟的下降沿与所述总线时钟的下降沿同步；在所述存储器时钟的下降沿后，当读操作时，输出的数据到达存储器的数据输出端，经线路延时，并在所述总线时钟的上升沿后相邻的上升沿之前到达处理器的数据输入端；当写操作时，写数据到达处理器的数据输出端，经线路延时，并在所述总线时钟的上升沿后相邻的上升沿之前到达存储器的数据输入端。本发明在实现对存储器的高速读或写操作同时，有效减少了等待周期的个数，提高了时钟利用率。 | ||
| 搜索关键词： | 一种 基于 clb 总线 存储器 接口 方法 | ||
【主权项】：
一种基于CLB总线的存储器接口方法，其特征在于：包括：在总线时钟(m_clk)的上升沿，处理器发送读或写操作请求，总线并锁存来自处理器的地址信号、控制信号获得第一锁存信号，且产生存储器使能信号；同时将该地址信号和控制信号传输给存储器的输入端；在所述总线时钟的上升沿后相邻的下降沿再次锁存地址和控制信号获得第二锁存信号，此时存储器根据所述存储器使能信号产生存储器时钟(mem_clk)，该存储器时钟(mem_clk)的下降沿与所述总线时钟(m_clk)的下降沿同步；同时存储器接收来自总线第一锁存信号或第二锁存信号；在所述存储器时钟(mem_clk)的下降沿后，当读操作时，输出的数据到达存储器的数据输出端(DO)，经线路延时，并在所述总线时钟的上升沿后相邻的上升沿之前到达处理器的数据输入端(p_data_in)；当写操作时，写数据到达处理器的数据输出端(p_data_out)，经线路延时，并在所述总线时钟的上升沿后相邻的上升沿之前到达存储器的数据输入端(DI)。
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