[发明专利]实现寄存器文件分组编址、读写控制方法的寄存器电路

摘要

本发明公开了一种实现寄存器文件分组编址、读写控制方法的寄存器电路，包括一个写回数据生成模块、一个写地址和控制信号生成模块、两块寄存器RAM，两个读地址和控制信号生成模块和两个操作数生成模块；其中第一块寄存器分为RAM0～RAM3寄存器组，第二块寄存器分为RAM4～RAM7寄存器组，每个寄存器组的大小为寄存器文件的四分之一；写回数据生成模块的输出分别连接各寄存器组的32位数据输入；写地址和控制信号生成模块的输出分别连接各寄存器组的写控制输入；RAM0～RAM3寄存器组通过第一操作数生成模块输出128位的第一源操作数；RAM4～RAM7寄存器组通过第二操作数生成模块输出128位的第二源操作数。

主权项

一种实现寄存器文件分组编址、读写控制方法的寄存器电路，包括一个写回数据生成模块、一个写地址和控制信号生成模块、两块寄存器RAM，两个读地址和控制信号生成模块和两个操作数生成模块；其中第一块寄存器分为RAM0～RAM3寄存器组，第二块寄存器分为RAM4～RAM7寄存器组，每个寄存器组的大小为寄存器文件的四分之一；写回数据生成模块的输入连接128位写回结果，输出分别连接各寄存器组的32位数据输入；写地址和控制信号生成模块的输入连接由指令译码而来的包括rd[n:0]地址信号、写控制信号和操作类型选择信号，输出分别连接各寄存器组的写控制输入；所述第一块寄存器的RAM0～RAM3寄存器组通过第一操作数生成模块输出128位的第一源操作数；RAM0～RAM3寄存器组的读控制输入连接第一读地址和控制信号生成模块的输出，第一读地址和控制信号生成模块的输入连接rs1[n:0]地址信号、读控制信号和操作类型选择信号；所述第二块寄存器的RAM4～RAM7寄存器组通过第二操作数生成模块输出128位的第二源操作数；RAM4～RAM7寄存器组的读控制输入连接第二读地址和控制信号生成模块的输出，第二读地址和控制信号生成模块的输入连接rs2[n:0]地址信号、读控制信号和操作类型选择信号。