[发明专利]一种集成电路层次网表比较方法

摘要

本发明公开了一种集成电路层次网表比较方法，属于半导体集成电路设计自动化领域，主要用于后端版图设计时的版图与原理图一致性检查(Layout versus Schematic)。本发明通过传递端口(PORT)和引脚(PIN)的匹配信息来完成各个层次单元的比较，减少后端版图设计的迭代周期。其实现过程为：对层次网表经过层次预处理后，先按照逆拓扑序依次比较各个层次单元，比较过程中不能完全匹配的层次单元则追加到挂起队列尾部；然后循环采用拓扑序进行归纳和逆拓扑序进行广播方法处理挂起队列中的层次单元，并且当归纳方法对所有挂起单元都失败时采用层次任意匹配法，如此反复直到挂起队列为空。

主权项

一种集成电路层次网表比较方法，用于比较版图抽取出来的层次网表和原理图导出的层次网表，以验证版图设计与原理图的一致性，该方法首先对版图网表和原理图网表进行层次预处理，然后进行所有层次单元的比较，特征在于：先按照逆拓扑序依次比较各个层次单元，不能完全匹配的层次单元暂时挂起加入挂起队列尾部，然后按照拓扑序遍历挂起队列并采用归纳方法将父单元内匹配信息通过引脚传递给子单元，子单元根据归纳信息进行单元内部比较，如果归纳方法对所有挂起单元均失败则按照逆拓扑序遍历挂起队列并采用层次任意匹配方法获得匹配点，再按照逆拓扑序遍历挂起队列并采用广播方法将子单元内部匹配信息通过端口传递给父单元，父单元根据广播信息进行单元内部比较，循环执行归纳、广播以及层次任意匹配方法直到挂起队列为空。