[发明专利]一种同步异频时钟对齐的设计电路无效
| 申请号： | 201010558878.9 | 申请日： | 2010-11-25 |
| 公开（公告）号： | CN102480289A | 公开（公告）日： | 2012-05-30 |
| 发明（设计）人： | 迟志刚 | 申请（专利权）人： | 上海华虹集成电路有限责任公司 |
| 主分类号： | H03L7/07 | 分类号： | H03L7/07 |
| 代理公司： | 上海东创专利代理事务所(普通合伙) 31245 | 代理人： | 曹立维 |
| 地址： | 201203 上海*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明提供一种同步异频时钟对齐的设计电路，包含延迟单元、采样逻辑单元、相位反转判别逻辑单元、反向器和选择器。当发生电路中多个时钟相位不对齐时，采样逻辑单元输出的采样序列和时钟相位对齐时会有不同。通过识别采样序列，对时钟相位是否对齐做出判断。若时钟相位不对齐，通过相应的反相器和选择器进行纠正。本发明既能有效地保证电路中多个时钟电路的对齐，同时又保证了电路设计的简洁，满足电路设计中多时钟的应用需求。 | ||
| 搜索关键词： | 一种 同步 时钟 对齐 设计 电路 | ||
【主权项】：
一种同步异频时钟对齐的设计电路，其特征在于包含延迟单元、采样逻辑单元、相位反转判别逻辑单元、反向器和选择器。
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