[发明专利]一种放置在划片槽内的改进型可寻址测试芯片及制作方法有效
| 申请号： | 201010586449.2 | 申请日： | 2010-12-14 |
| 公开（公告）号： | CN102176440A | 公开（公告）日： | 2011-09-07 |
| 发明（设计）人： | 邵康鹏;潘伟伟;郑勇军;史峥;严晓浪 | 申请（专利权）人： | 浙江大学 |
| 主分类号： | H01L23/544 | 分类号： | H01L23/544;H01L27/02;H01L21/02 |
| 代理公司： | 杭州天勤知识产权代理有限公司 33224 | 代理人： | 胡红娟 |
| 地址： | 310027 浙*** | 国省代码： | 浙江;33 |
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| 摘要： | 本发明公开了一种放置在划片槽内的改进型可寻址测试芯片，包括用于产生输出行列选信号的周围地址译码电路、若干用于控制测试信号进入测试结构的信号选择电路组和若干用于放置测试结构的测试单元。本发明还公开了一种放置在划片槽内的改进型可寻址测试芯片的制作方法，包括如下步骤：(1)测试结构版图设计；(2)测试单元设计；(3)信号选择电路设计；(4)译码电路设计；(5)整合测试芯片；(6)测试芯片的测量。本发明测试芯片通过对测试结构进行重叠摆放的方式，缩小了测试芯片的面积，提高了芯片的面积利用率，使测试芯片能放置于划片槽内，并适用于多端测试结构。 | ||
| 搜索关键词： | 一种 放置 划片 改进型 寻址 测试 芯片 制作方法 | ||
【主权项】：
一种放置在划片槽内的改进型可寻址测试芯片，包括周围地址译码电路、若干信号选择电路和若干测试单元，其特征在于：所述的信号选择电路是用于控制测试信号进入测试结构的开关电路，其由与门、第一NMOS管和第二NMOS管构成，所述的第一NMOS管的一端与第二NMOS管的一端和信号选择电路的输出端相连，第一NMOS管的另端和第二NMOS管的另端分别与对应的传输测试信号的信号线相连，所述与门的输出端与第一NMOS管的栅极和第二NMOS管的栅极相连，与门的两个输入端分别与对应的行地址线和列地址线相连；所述的测试单元由若干测试结构组成，所述的若干个测试结构沿纵向重叠摆放，每个测试结构与两个或多个信号选择电路相连，其个数由测试结构引脚个数决定。
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