[发明专利]自对准P+浅结掺杂工艺方法有效
| 申请号： | 201010605394.5 | 申请日： | 2010-12-27 |
| 公开（公告）号： | CN102543873A | 公开（公告）日： | 2012-07-04 |
| 发明（设计）人： | 桂林春;张明敏;邵永军;王乐 | 申请（专利权）人： | 无锡华润上华科技有限公司 |
| 主分类号： | H01L21/8238 | 分类号： | H01L21/8238;H01L21/265;H01L21/027;H01L21/324 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 214028 江苏省无*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明关于一种自对准P+浅结掺杂工艺方法，其包括步骤：1)N+光刻/N+注入：在形成有P型阱PW及N型阱NW、光刻胶PR及场氧化层FOX的P型硅衬底P-SUB上进行N型杂质源极光刻并注入，形成P型阱的N+源极及N+漏极；2)低压淀积氧化硅(LPTEOS)沉积：在硅片表面沉积一层LPTEOS；3)P+S/D光刻/腐蚀：P型杂质漏极光刻及腐蚀；此步骤后，与上一步骤相比发生了什么呢：4)N+S/D退火(P+S/D掺杂)：在BH3气氛下进行炉管退火，从而达到P+区域掺杂以及N+掺杂激活；5)形成有N型阱的P+源极及P+漏极。通过自对准P+浅结掺杂工艺方法，实现了P+源漏区浅结，降低结电容和交叠电容。 | ||
| 搜索关键词： | 对准 掺杂 工艺 方法 | ||
【主权项】：
一种自对准P+浅结掺杂工艺方法，其包括步骤：1)N+光刻/N+注入：在形成有P型阱PW及N型阱NW、光刻胶PR及场氧化层FOX的P型硅衬底P‑SUB上进行N型杂质源极光刻并注入，形成P型阱的N+源极及N+漏极；2)低压淀积氧化硅(LPTEOS)沉积：在硅片表面沉积一层LPTEOS；3)P+S/D光刻/腐蚀：P型杂质漏极光刻及腐蚀，将上述P+区域的LPTEOS刻蚀掉；4)N+S/D退火(P+S/D掺杂)：在BH3气氛下进行炉管退火，从而达到P+区域掺杂以及N+掺杂激活；5)形成有N型阱的P+源极及P+漏极。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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