[发明专利]一种亚阈值存储阵列电路

摘要

一种亚阈值存储阵列电路，亚阈值区域内两根位线之间串联多个存储单元，在两根位线之间还按顺序依次并联增强电路、预充/平衡电路、写使能电路以及灵敏放大器电路，所述灵敏放大器电路为可写回的灵敏放大器，所述增强电路采用伪电流镜补偿电路作为漏电流补偿电路。本发明克服现有技术之缺陷，提供了一种高密度、高鲁棒性的亚阈值存储单元位线电流补偿及读写增强电路，平衡存储单元的各项指标，达到系统性能最优。

主权项

1.一种亚阈值存储阵列电路，亚阈值区域内两根位线之间串联多个存储单元，在两根位线之间还按顺序依次并联增强电路、预充/平衡电路、写使能电路以及灵敏放大器电路，所述增强电路为漏电流补偿电路，其特征是所述灵敏放大器电路为可写回的灵敏放大器，所述可写回的灵敏放大器设有五个PMOS管P1、P2、P3、P4、P5和六个NMOS管N1、N2、N3、N4、N5、N6，所有NMOS管的体端均接到地，所有PMOS管的体端均接到电源电压Vdd；PMOS管P2的源端接电源电压Vdd；PMOS管P2的漏端与NMOS管N1的漏端、PMOS管P4的栅端连接在一起，并接到位线BL上；PMOS管P2的栅端与NMOS管N1的栅端、PMOS管P4的漏端、NMOS管N3的漏端、NMOS管N5的漏端以及NMOS管N6的栅端连在一起；NMOS管N1的源端接地；PMOS管P1的栅端与NMOS管N3、N4的栅端连接在一起，并连接预充/平衡电路的预充信号线PMOS管P1的源端连接电源电压Vdd；PMOS管P1的漏端与PMOS管P4、P5的源端三者相连接；PMOS管P5的漏端与NMOS管N4的漏端、NMOS管N2的栅端、PMOS管P3的栅端、NMOS管N6的漏端以及NMOS管N5的栅端连在一起；NMOS管N3、N4的源端连接在一起，并连接到地；NMOS管N5的源端与NMOS管N6的源端连在一起，并连接到地；PMOS管P3的源端接电源电压Vdd；PMOS管P3的漏端与NMOS管N2的漏端、PMOS管P5的栅端连在一起，并连接到另外一根位线上，所述位线BL和位线互补；NMOS管N2的源端接地。