[实用新型]基于CPLD的8位色液晶屏显示控制驱动板

摘要

本实用新型涉及一种基于CPLD的8位色液晶屏显示控制驱动板，核心处理器模块1接受到外部CPU输入数据接口5发送显示数据和显示行列地址后，根据液晶屏上每点与存储器地址一一对应的关系进行数据处理后，将处理后的显示数据放入显示数据缓冲模块2中，同时核心处理器模块1将保存在显示数据缓冲模块2中显示数据逐点取出后，随同液晶屏控制信号一起通过显示数据锁存模块3和显示数据锁存模块4将显示数据通过输出液晶屏控制信号接口6在液晶屏上显示出来。本实用新型实现了液晶屏实时显示，刷新速度快，结构简单，性能稳定，成本较低，操作简单、快捷。

主权项

一种基于CPLD的8位色液晶屏显示控制驱动板，它包括核心处理器模块(1)、数据缓冲模块(2)、显示数据锁存模块I(3)、显示数据锁存模块II(4)、外部CPU输入数据接口(5)和输出液晶屏控制信号接口(6)，其特征是外部CPU输入数据接口(5)的1脚、2脚通过导线接5V，外部CPU输入数据接口(5)的4脚通过导线与核心处理器模块(1)的51脚连接，外部CPU输入数据接口(5)的5脚通过导线与核心处理器模块(1)的50脚连接，外部CPU输入数据接口(5)的6脚通过导线与核心处理器模块(1)的49脚连接，外部CPU输入数据接口(5)的7脚通过导线与核心处理器模块(1)的48脚连接，外部CPU输入数据接口(5)的8脚通过导线与核心处理器模块(1)的47脚连接，外部CPU输入数据接口(5)的9脚通过导线与核心处理器模块(1)的44脚连接，外部CPU输入数据接口(5)的10脚通过导线与核心处理器模块(1)的43脚连接，外部CPU输入数据接口(5)的11脚通过导线与核心处理器模块(1)的42脚连接，外部CPU输入数据接口(5)的13脚通过导线与核心处理器模块(1)的40脚连接，外部CPU输入数据接口(5)的14脚通过导线与核心处理器模块(1)的38脚连接，外部CPU输入数据接口(5)的15脚通过导线与核心处理器模块(1)的36脚连接，外部CPU输入数据接口(5)的16脚通过导线与核心处理器模块(1)的35脚连接，外部CPU输入数据接口(5)的17脚通过导线与核心处理器模块(1)的34脚连接，外部CPU输入数据接口(5)的18脚通过导线与核心处理器模块(1)的33脚连接，外部CPU输入数据接口(5)的19脚、20脚通过导线接地；核心处理器模块(1)的100脚通过导线与数据缓冲模块(2)的3脚连接，核心处理器模块(1)的99脚通过导线与数据缓冲模块(2)的4脚连接，核心处理器模块(1)的98脚通过导线与数据缓冲模块(2)的5脚连接，核心处理器模块(1)的97脚通过导线与数据缓冲模块(2) 的6脚连接，核心处理器模块(1)的96脚通过导线与数据缓冲模块(2)的7脚连接，核心处理器模块(1)的95脚通过导线与数据缓冲模块(2)的16脚连接，核心处理器模块(1)的92脚通过导线与数据缓冲模块(2)的17脚连接，核心处理器模块(1)的91脚通过导线与数据缓冲模块(2)的18脚连接， 核心处理器模块(1)的89脚通过导线与数据缓冲模块(2)的19脚连接，核心处理器模块(1)的87脚通过导线与数据缓冲模块(2)的20脚连接，核心处理器模块(1)的86脚通过导线与数据缓冲模块(2)的26脚连接，核心处理器模块(1)的85脚通过导线与数据缓冲模块(2)的27脚连接，核心处理器模块(1)的84脚通过导线与数据缓冲模块(2)的28脚连接，核心处理器模块(1)的83脚通过导线与数据缓冲模块(2)的29脚连接，核心处理器模块(1)的82脚通过导线与数据缓冲模块(2)的30脚连接，核心处理器模块(1)的81脚通过导线与数据缓冲模块(2)的38脚连接，核心处理器模块(1)的78脚通过导线与数据缓冲模块(2)的39脚连接，核心处理器模块(1)的77脚通过导线与数据缓冲模块(2)的40脚连接，核心处理器模块(1)的76脚通过导线与数据缓冲模块(2)的41脚连接，核心处理器模块(1)的75脚通过导线与数据缓冲模块(2)的15脚连接，核心处理器模块(1)的74脚通过导线与数据缓冲模块(2)的9脚连接，核心处理器模块(1)的73脚通过导线与数据缓冲模块(2)的10脚连接，核心处理器模块(1)的72脚通过导线与数据缓冲模块(2)的13脚连接，核心处理器模块(1)的71脚通过导线与数据缓冲模块(2)的14脚连接，核心处理器模块(1)的70脚通过导线与数据缓冲模块(2)的31脚连接，核心处理器模块(1)的69脚通过导线与数据缓冲模块(2)的32脚连接，核心处理器模块(1)的68脚通过导线与数据缓冲模块(2)的35脚连接；数据缓冲模块(2)的8脚、37脚分别通过导线接地； 显示数据锁存模块I(3)的9脚通过导线与核心处理器模块(1)的1脚连接，显示数据锁存模块I(3)的8脚通过导线与核心处理器模块(1)的2脚连接，显示数据锁存模块I(3)的7脚通过导线与核心处理器模块(1)的3脚连接，显示数据锁存模块I(3)的6脚通过导线与核心处理器模块(1)的4脚连接，显示数据锁存模块I(3)的5脚通过导线与核心处理器模块(1)的5脚连接，显示数据锁存模块I(3)的4脚通过导线与核心处理器模块(1)的6脚连接，显示数据锁存模块I(3)的3脚通过导线与核心处理器模块(1)的7脚连接，显示数据锁存模块I(3)的2脚通过导线与核心处理器模块(1)的8脚连接，显示数据锁存模块I(3)的11脚通过导线与输出液晶屏控制信号接口(6)的34脚连接，显示数据锁存模块I(3)的12脚通过导线与输出液晶屏控制信号接口(6)的33脚连接，显示数据锁存模块I(3)的13脚通过导线与输出液晶屏控制信号接口(6)的32脚连接，显示数据锁存模块I(3)的14脚通过导线与输出液晶屏控制信号接口(6)的31脚连接，显示数据锁存模块I(3)的15脚通过导线与输出液晶屏控制信号接口(6)的30脚连接，显示数据锁存模块I(3)的16脚通过导线与输出液晶屏控制信号接口(6)的29脚连接，显示数据锁存模块I(3)的17脚通过导线与输出液晶屏控制信号接口(6)的28脚连接，显示数据锁存模块I(3)的18脚通过导线与输出液晶屏控制信号接口(6)的27脚连接；显示数据锁存模块II(4)的9脚通过导线与核心处理器模块(1)的16脚连接，显示数据锁存模块II(4)的8脚通过导线与核心处理器模块(1)的17脚连接，显示数据锁存模块II(4)的7脚通过导线与核心处理器模块(1)的18脚连接，显示数据锁存模块II(4)的6脚通过导线与核心处理器模块(1)的19脚连接，显示数据锁存模块II(4)的11脚通过导线与输出液晶屏控制信号接口(6)的23脚连接，显示数据锁存模块II(4)的12脚通过导线与输出 液晶屏控制信号接口(6)的22脚连接，显示数据锁存模块I I(4)的13脚通过导线与输出液晶屏控制信号接口(6)的21脚连接，显示数据锁存模块II(4)的14脚通过导线与输出液晶屏控制信号接口(6)的20脚连接，输出液晶屏控制信号接口(6)的1脚、2脚、3脚通过导线与3.3V连接，输出液晶屏控制信号接口(6)的5脚、6脚、7脚通过导线与地连接。