[实用新型]一种模数转换器时钟电路无效
| 申请号： | 201020651378.5 | 申请日： | 2010-12-10 |
| 公开（公告）号： | CN201887749U | 公开（公告）日： | 2011-06-29 |
| 发明（设计）人： | 王翔;肖红;夏思宇 | 申请（专利权）人： | 四川赛狄信息技术有限公司 |
| 主分类号： | H03M1/12 | 分类号： | H03M1/12 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 611731 四*** | 国省代码： | 四川;51 |
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| 摘要： | 本实用新型公开了一种模数转换器时钟电路，其特征在于：包括时钟芯片、时钟上变频器件、时钟缓冲模块和数字逻辑控制单元；所述时钟上变频器件的时钟信号输入端与时钟芯片的输出端相连接，时钟芯片的输入端与来自晶振单元或外时钟的时钟信号相连接；所述述时钟上变频器件的时钟信号输出端与时钟缓冲模块的信号输入端；所述数字逻辑控制单元与时钟上变频器件相连接。该模数转换器时钟电路采用的时钟上变频器件及时钟缓冲模块提供给多路ADC时钟，同时通过数字逻辑控制单元控制产生所需的时钟，具有信号输入频率范围广、幅度宽，输出频率数字可编程、低抖动、多路同时输出、电路简单等特点，可广泛用于ADC设计中。 | ||
| 搜索关键词： | 一种 转换器 时钟 电路 | ||
【主权项】：
一种模数转换器时钟电路，其特征在于：包括时钟芯片、时钟上变频器件、时钟缓冲模块和数字逻辑控制单元；所述时钟上变频器件的时钟信号输入端与时钟芯片的输出端相连接，时钟芯片的输入端与来自晶振单元或外时钟的时钟信号相连接；所述述时钟上变频器件的时钟信号输出端与时钟缓冲模块的信号输入端；所述数字逻辑控制单元与时钟上变频器件相连接。
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