[发明专利]保证数据缓存与主存储器之间的一致性

摘要

提供一种用于在支持多个线程的多线程处理器控制存储器访问的设备，该设备包括：处理器核心；缓存存储器，该缓存存储器储存能够由多个线程的每一个线程访问的数据；主存储器，该主存储器存储能够由多个线程访问的数据；非相干检测模块；以及存储器仲裁器，其中将非相干检测模块连接在处理器核心与存储器仲裁器之间，以及将存储器仲裁器连接在非相干检测模块与主存储器之间，并且其中存在针对每个线程的单独的请求队列，该请求队列用于从缓存存储器被发送到存储器仲裁器的读取及写入请求；其中，在使用中，非相干检测模块在写入地址存储器中储存对于每个被从缓存存储器发送到主存储器的写入请求的存储器地址的指示，并且将每个被从缓存存储器发送到主存储器的随后的读取请求，与在写入地址存储器中的指示相比较，以及如果随后的读取请求的地址与指示相匹配，则插入对应于读取请求的分隔到匹配的指示所属的线程的请求队列，并且其中，存储器仲裁器阻止随后的读取请求访问存储器总线，直到对应的分隔已经被存储器仲裁器接收。

主权项

一种用于通过支持多个线程的多线程处理器来控制存储器访问的系统，该系统包括：处理器核心；缓存存储器，该缓存存储器储存能由所述多个线程的每一个线程访问的数据；主存储器，该主存储器存储能由所述多个线程访问的数据；非相干检测模块；以及存储器仲裁器，其中所述非相干检测模块连接在所述处理器核心与所述存储器仲裁器之间，以及所述存储器仲裁器连接在所述非相干检测模块与所述主存储器之间，并且其中存在针对每个线程的单独的请求队列，该针对每个线程的单独的请求队列用于读取以及写入被从所述缓存存储器发送到所述存储器仲裁器的请求；其中，在使用中，所述非相干检测模块在写入地址存储器中储存对于被从所述缓存存储器发送到所述主存储器的每个写入请求的存储器地址的指示、并且将每个被从所述缓存存储器发送到所述主存储器的随后的读取请求的地址与在所述写入地址存储器中的指示相比较，以及，如果随后的读取请求的地址与指示相匹配，则所述非相干检测模块将对应于所述读取请求的分隔插入到匹配的指示所属的线程的请求队列中，并且其中所述存储器仲裁器阻止所述随后的读取请求访问所述主存储器，直到对应的分隔已经被所述存储器仲裁器接收。