[发明专利]一种产生DRAM内部写时钟的电路有效
| 申请号： | 201110042131.2 | 申请日： | 2011-02-21 |
| 公开（公告）号： | CN102081965A | 公开（公告）日： | 2011-06-01 |
| 发明（设计）人： | 王嵩 | 申请（专利权）人： | 西安华芯半导体有限公司 |
| 主分类号： | G11C11/4063 | 分类号： | G11C11/4063 |
| 代理公司： | 西安西交通盛知识产权代理有限责任公司 61217 | 代理人： | 黄瑞华 |
| 地址： | 710055 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明提供一种产生DRAM内部写时钟的电路，包括时钟信号线CLK、延时锁相电路DLL、读写控制器、离线驱动调整器OCD和锁存器DQ Latch；所述时钟信号线CLK、延时锁相电路DLL、离线驱动调整器OCD和锁存器DQLatch依次电性连接，所述读写控制器连接延时锁相电路DLL和离线驱动调整器OCD。本发明利用已有的时序校正电路产生与外部时钟完全一致的内部时钟作为内存写指令的参考信号；进而缩减输入端口数量，同时简化系统写操作的时序要求；能够缩减2-4个信号通路，对外部系统仅仅需要提供与系统时钟对应的数据就能满足内存的写时序要求。 | ||
| 搜索关键词： | 一种 产生 dram 内部 时钟 电路 | ||
【主权项】：
一种产生DRAM内部写时钟的电路，其特征在于：包括时钟信号线(CLK)、延时锁相电路(DLL)、读写控制器、离线驱动调整器(OCD)和锁存器(DQ Latch)；所述时钟信号线(CLK)、延时锁相电路(DLL)、离线驱动调整器(OCD)和锁存器(DQ Latch)依次电性连接，所述读写控制器连接延时锁相电路(DLL)和离线驱动调整器(OCD)。
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