[发明专利]一种具有p埋层的SOI nLDMOS器件单元

摘要

本发明涉及一种具有p埋层的SOI nLDMOS器件单元。现有产品限制了器件结构与电学特性的改善。本发明中隐埋氧化层上下两侧分别设置p埋层区和p型半导体衬底，p埋层区上设置n型轻掺杂漂移区，轻掺杂漂移区顶部两侧分别设置p型阱区和n型缓冲区，阱区中设置n+型源区和p+型欧姆接触区，缓冲区中设置n+型漏区。器件上部设置有栅氧化层、两个场氧化层、n型多晶硅栅极以及金属层。当器件处于阻断态时，本发明器件n型轻掺杂漂移区与p埋层区之间形成的反向偏置pn结能够承受器件绝大部分纵向耐压，大大拓展了器件横向耐压性能的改善空间，同时薄埋氧层更有利于器件的散热，有助于明显提高器件最高环境工作温度、降低器件散热要求。

主权项

一种具有p埋层的SOI nLDMOS器件单元，包括p型半导体衬底(1)、隐埋氧化层(2)、p埋层区(3)、n型轻掺杂漂移区(4)，其特征在于：隐埋氧化层(2)覆盖在p型半导体衬底(1)上，p埋层区(3)覆盖在隐埋氧化层(2)上，n型轻掺杂漂移区(4)覆盖在p埋层区(3)上；在n型轻掺杂漂移区(4)顶部两侧分别嵌入p型阱区(5)和n型缓冲区(14)，其中p型阱区(5)为p型较重掺杂半导体区，n型缓冲区(14)为n型较重掺杂半导体区；p型阱区(5)的顶部嵌入n型源区(6)和p型欧姆接触区(7)，n型源区(6)和p型欧姆接触区(7)相接，n型源区(6)设置在p型欧姆接触区(7)与n型缓冲区(14)之间；n型缓冲区(14)的顶部嵌入n型漏区(13)， n型源区(6)与n型漏区(13)之间顺序间隔有p型阱区(5)、n型轻掺杂漂移区(4)和n型缓冲区(14)；所述的p型欧姆接触区(7)为p型重掺杂形成，n型源区(6)和n型漏区(13)为n型重掺杂形成；n型源区(6)的顶部设置有第一场氧化层(9‑1)，p型阱区(5)的顶部设置有栅氧化层(10)，n型轻掺杂漂移区(4)的顶部设置有第二场氧化层(9‑2)，栅氧化层(10)设置在第一场氧化层(9‑1)和第二场氧化层(9‑2)之间，栅氧化层(10)的两侧分别与第一场氧化层(9‑1)和第二场氧化层(9‑2)相接；栅氧化层(10)覆盖了相邻的n型源区(6)顶部的一部分、p型阱区(5)的一部分以及n型轻掺杂漂移区(4)顶部的一部分；第二场氧化层(9‑2)覆盖了相邻的n型轻掺杂漂移区(4)顶部的一部分、n型缓冲区(14)的顶部以及n型漏区(13)顶部的一部分；p型欧姆接触区(7)的顶部设置有金属源极(8)，栅氧化层(10)的顶部设置有n型多晶硅栅极(11)，n型漏区(13)的顶部设置有金属漏极(12)；金属源极(8)覆盖了p型欧姆接触区(7)的顶部、n型源区(6)顶部的一部分和第一场氧化层(9‑1)顶部的一部分；n型多晶硅栅极(11)覆盖了栅氧化层(10)的顶部以及第二场氧化层(9‑2)顶部的一部分，并且与第一场氧化层(9‑1)相接；金属漏极(12)覆盖了n型漏区(13)的顶部的一部分以及第二场氧化层(9‑2)顶部的一部分。