[发明专利]一种抑制漏极感应势垒降低效应的后栅极工艺CMOS器件及其制备方法

摘要

本发明提供了一种抑制漏极感应势垒降低效应的后栅极工艺CMOS器件及其制备方法，所述CMOS器件包括N型MOS晶体管和P型MOS晶体管，在所述N型MOS晶体管和P型MOS晶体管栅极的栅极槽中，均包括一金属氧化物介电材料层，并通过向所述金属氧化物介电材料层注入不同功函数的离子，从而增大N型MOS晶体管栅极靠近漏极端或是靠近漏极与源极两端的功函数，而减小P型MOS晶体管栅极靠近漏极端或是靠近漏极与源极两端的功函数，从而抑制CMOS器件的漏极感应势垒降低效应。本发明通过改变CMOS器件漏极端或是靠近漏极与源极两端的功函数而有效抑制DIBL效应的同时，不会造成漏端PN结漏电流额外增大，有效提高半导体芯片的性能；而且本方法工艺流程简单，实施成本低，不会造成额外的成本负担。

主权项

一种抑制漏极感应势垒降低效应的后栅极工艺CMOS器件，所述后栅极工艺 CMOS器件包括N型MOS晶体管和P型MOS晶体管，其特征在于，在所述N型MOS晶体管和P型MOS晶体管的栅极中，均包括一高介电层及覆盖于所述高介电层上方的一金属氧化物介电材料层；分别在所述N型MOS晶体管和P型MOS晶体管的栅极中各自的金属氧化物介电材料层中，在靠近源极与漏极的两端或其中一端注入离子，改变金属氧化物介电材料层靠近源极的一端或靠近漏极的一端的功函数；从而抑制N型MOS晶体管和P型MOS晶体管的漏极感应势垒降低效应。