[发明专利]ARM+FPGA组成的定时器装置及其实现方法

摘要

一种ARM+FPGA组成的定时器装置，以嵌入式ARM微处理器为控制模块、FPGA为定时处理模块，包括ARM控制模块、存储器模块、FPGA定时器模块、双口RAM模块和电源模块；ARM控制模块分别与存储器模块和双口RAM模块连接，FPGA定时器模块与双口RAM模块连接；ARM控制模块在执行大规模时间控制程序或可编程控制器用户程序时，定时器满足运行的条件下，ARM控制模块向双口RAM模块传输运行状态信息，不满足运行的条件下，向双口RAM模块传输停止运行信息；当程序读取软触头存储单元信息时，ARM控制模块从双口RAM模块读取该触头状态信息。该装置及其实现定时器的方法定时精度高、不占用PLC用户程序执行时间。

主权项

一种ARM+FPGA组成的定时器装置，其特征在于：所述定时器装置以嵌入式ARM微处理器为控制核心、以FPGA进行定时处理，包括：ARM控制模块（Ⅰ）、存储器模块（Ⅱ）、FPGA定时器模块（Ⅳ）、双口RAM模块（Ⅲ）和电源模块（Ⅴ），ARM控制模块（Ⅰ）分别与存储器模块（Ⅱ）和双口RAM模块（Ⅲ）连接，FPGA定时器模块（Ⅳ）与双口RAM模块（Ⅲ）连接；所述ARM控制模块（Ⅰ）以嵌入式ARM微处理器（10）为控制核心，构建嵌入式实时操作系统，进行多任务管理和通信管理，实现对定时器装置中各模块及其信息的处理和控制；所述存储器模块（Ⅱ）用于存储操作系统及嵌入式ARM微处理器（10）程序的目标代码映像文件、执行用户程序的处理信息、以及为定时器装置的运行和通信数据处理提供空间；所述双口RAM模块（Ⅲ）分别与所述FPGA定时器模块（Ⅳ）和所述ARM控制模块（Ⅰ）连接，以实现所述ARM控制模块（Ⅰ）与所述FPGA定时器模块（Ⅳ）之间的数据传输；所述FPGA定时器模块（Ⅳ）以定时控制单元为核心，通过双口RAM模块（Ⅲ）从ARM控制模块（Ⅰ）获得定时器运行和定时时间参数的信息或停止运行信息，在基准时钟周期工作脉冲的作用下，对定时器存储单元内容进行循环读取、判断、处理，实现定时器功能；所述电源模块（Ⅴ）为ARM控制模块（Ⅰ）、存储器模块（Ⅱ）、双口RAM模块（Ⅲ）和FPGA定时器模块（Ⅳ）提供变压后的电源。