[发明专利]基于FPGA的锋电位信号并行检测装置和方法

摘要

本发明公开了一种基于FPGA的锋电位信号并行检测装置和方法。该装置由若干个并行的模块构成，每个模块包括：信号接收器、信号分解/重构器、系数缓存器、系数处理器、信号检测器和信号输出器。该方法包括：接收待检测信号序列，并对其进行分解，得到分解后的系数序列；对分解后的系数序列进行处理，根据处理后的系数序列进行信号序列重构，从重构后信号序列中检测得到锋电位信号并输出。本发明通过实现信号分解/重构的流水处理的操作方式提高了信号处理速度，通过基于FPGA的单通道锋电位检测装置的模块化设计实现多通道的并行检测，提高了系统的处理效率。

主权项

一种基于FPGA的锋电位信号并行检测装置，其特征在于，由若干个并行的模块构成，每个模块包括：信号接收器、信号分解/重构器、系数缓存器、系数处理器、信号检测器和信号输出器；其中，所述的信号接收器，用于接收待检测信号序列并传输至所述的信号分解/重构器；所述的待检测信号序列为植入式脑‑机接口中微阵列电极中一路电极所采集得到的神经信号序列；所述的信号分解/重构器，与所述的信号接收器、系统缓存器和信号检测器连接，用于接收由所述的信号接收器传输的待检测信号序列并进行分解，将分解后的系数序列送至所述的系数缓存器；并且还用于接收由所述的系数缓存器传输的处理后系数序列并进行重构，将重构后信号序列送至所述的信号检测器；所述的系数缓存器，与所述的信号分解/重构器和系数处理器连接，用于存放经所述的信号分解/重构器分解后的系数序列并传输给所述的系数处理器，还用于存放经所述的系数处理器处理后的系数序列并传输给所述的信号分解/重构器；所述的系数处理器，与所述的系数缓存器连接，用于接收由所述的系数缓存器传输的分解后的系数序列并对其进行处理，得到处理后的系数序列；所述的信号检测器，与所述的信号分解/重构器和信号输出器连接，用于接收由所述的信号分解/重构器传送的重构后信号序列，从中检测出锋电位信号并传输至所述的信号输出器；所述的信号输出器，与所述的信号检测器连接，用于接收由所述的信号检测器传输的锋电位信号并输出。