[发明专利]基于rd+的8b/10b编码电路

摘要

本发明公开了一种基于rd+的8b/10b编码电路，由基于rd+的5b/6b编码器、基于rd+的3b/4b编码器、5b后处理模块、3b后处理模块、数据合并模块以及两个异或模块构成。基于rd+的5b/6b编码器对低5比特数据进行5b/6b编码、并输入到5b后处理模块进行处理后输入到数据合并模块，基于rd+的3b/4b编码器对高3比特数据进行3b/4b编码、并输入到3b后处理模块进行处理后输入到数据合并模块。通过第一极性变化标示符信号和当前字符极性信号控制5b后处理模块的处理、通过第二极性变化标示符信号和第二字符极性信号控制3b后处理模块的处理。本发明能大量节省存储器资源。

主权项

一种基于rd+的8b/10b编码电路，其特征在于：由基于rd+的5b/6b编码器、基于rd+的3b/4b编码器、5b后处理模块、3b后处理模块、数据合并模块以及两个异或模块构成；外部输入数据为8比特数据，该8比特数据拆分为低5比特数据和高3比特数据，所述低5比特数据输入到所述基于rd+的5b/6b编码器，所述高3比特数据输入到所述基于rd+的3b/4b编码器；一指示符信号，所述指示符信号分别输入到所述基于rd+的5b/6b编码器和所述基于rd+的3b/4b编码器；所述指示符信号用于控制所述基于rd+的5b/6b编码器和所述基于rd+的3b/4b编码器的编码；所述基于rd+的5b/6b编码器编码完成后输出第一极性变化标示符信号和一6比特的第一编码数据；所述基于rd+的3b/4b编码器编码完成后输出第二极性变化标示符信号和一4比特的第二编码数据；所述第一编码数据输入到所述5b后处理模块，所述5b后处理模块在所述第一极性变化标示符信号和外部输入的当前字符极性信号的控制下对所述第一编码数据进行后处理；所述5b后处理模块处理后输出一6比特的第一后编码数据；所述第二编码数据输入到所述3b后处理模块，所述3b后处理模块在所述第二极性变化标示符信号和第二字符极性信号的控制下对所述第二编码数据进行后处理；所述3b后处理模块处理后输出一4比特的第二后编码数据；所述第一后编码数据和所述第二后编码数据都送入到所述数据合并 模块进行数据合并处理并输出一合并后的10比特的输出数据；第一个异或模块用于对所述第一极性变化标示符信号和所述当前字符极性信号进行异或处理并产生所述第二字符极性信号；第二个异或模块用于对所述第二极性变化标示符信号和所述第二字符极性信号进行异或处理产生下一字符极性信号并将所述下一字符极性信号对外输出。