[发明专利]在高速系统级芯片电路中实现数据同步的方法和装置有效
| 申请号： | 201110245059.3 | 申请日： | 2011-08-25 |
| 公开（公告）号： | CN102299787A | 公开（公告）日： | 2011-12-28 |
| 发明（设计）人： | 刘兴强;张弛;刘忠志 | 申请（专利权）人： | 北京昆腾微电子有限公司 |
| 主分类号： | H04L7/00 | 分类号： | H04L7/00 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 100097 北京市海淀区蓝靛厂*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明涉及一种在高速系统级芯片电路中实现数据同步的方法和装置。该装置包括：多路信号分离器，用于在数字模块中，将一路串行数据分离为N路并行数据；第一N倍分频器，用于将数字模块的时钟进行N倍分频得到输出时钟；并行输出模块，用于根据输出时钟，将N路并行数据发送给模拟模块；数据同步模块，用于在模拟模块中，根据输出时钟和模拟模块的时钟得到采样时钟；并行接收模块，用于接收N路并行数据，根据采样时钟对N路并行数据进行采样，得到N路采样数据；多路信号合并器，用于根据模拟模块的时钟，将N路采样数据合并为一路串行数据。本发明可以实现在高速SOC电路中数字模块和模拟模块的数据同步。 | ||
| 搜索关键词： | 高速 系统 芯片 电路 实现 数据 同步 方法 装置 | ||
【主权项】：
一种在高速系统级芯片电路中实现数据同步的方法，其特征在于，包括：在数字模块中，将一路串行数据分离为N路并行数据，将所述数字模块的时钟进行N倍分频得到输出时钟，根据所述输出时钟将所述N路并行数据发送给模拟模块，其中，每路并行数据的每个数据包括M个有效区和N‑M个无效区，每个无效区的时间长度与每个有效区的时间长度相等，每个数据在所述有效区内不存在时滞误差，N≥3，M≥1；在所述模拟模块中，根据所述输出时钟和所述模拟模块的时钟得到采样时钟，根据所述采样时钟对所述N路并行数据进行采样，得到N路采样数据，将所述N路采样数据合并为一路串行数据，其中，所述采样时钟的频率与所述输出时钟的频率相同，所述采样时钟的采样沿位于每路并行数据的每个数据的有效区中。
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