[发明专利]串行接口的转换电路及方法无效
| 申请号： | 201110275398.6 | 申请日： | 2011-09-16 |
| 公开（公告）号： | CN102999461A | 公开（公告）日： | 2013-03-27 |
| 发明（设计）人： | 金兆祥 | 申请（专利权）人： | 飞兆半导体公司 |
| 主分类号： | G06F13/38 | 分类号： | G06F13/38 |
| 代理公司： | 北京康信知识产权代理有限责任公司 11240 | 代理人： | 吴贵明;余刚 |
| 地址： | 美国*** | 国省代码： | 美国;US |
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| 摘要： | 本发明公开了一种串行接口的转换电路及方法，该电路包括：生成模块，用于根据输入的单线串行接口的引脚Din产生周期性的时间窗信号，其中，在时间窗信号的每个周期内，时间窗信号从Din的第一个下降沿开始的预定时间内记为有效，且在预定时间到达时记为无效，时间窗口信号记为无效后，从Din的下一个下降沿开始进入时间窗信号的下一个周期；计数模块，用于在时间窗信号有效时，对Din的上升沿的个数进行计数；以及在时间窗信号无效时，复位计数模块；以及存储输出模块，用于根据时间窗信号的时序在计数模块复位之前存储计数模块的计数结果，并使用输出引脚Dout1和Dout2联合输出存储的计数结果。通过本发明提高了系统的性能。 | ||
| 搜索关键词： | 串行 接口 转换 电路 方法 | ||
【主权项】：
一种串行接口的转换电路，其特征在于，包括：生成模块，用于根据输入的单线串行接口的引脚Din产生周期性的时间窗信号，其中，在所述时间窗信号的每个周期内，所述时间窗信号从Din的第一个下降沿开始的预定时间内记为有效，且在所述预定时间到达时记为无效，所述时间窗口信号记为无效后，从Din的下一个下降沿开始进入所述时间窗信号的下一个周期；计数模块，用于在所述时间窗信号有效时，对Din的上升沿的个数进行计数；以及在所述时间窗信号无效时，复位所述计数模块；以及存储输出模块，用于根据所述时间窗信号的时序在所述计数模块复位之前存储所述计数模块的计数结果，并使用输出引脚Dout1和Dout2联合输出存储的所述计数结果。
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