[发明专利]一种数字可控环形压控振荡器电路

摘要

本发明涉及一种数字可控环形压控振荡器电路。现有产品品质因数低、相位噪声差。本发明包括多级延迟单元，每级包括四个NMOS管、四个PMOS管和一个开关电容阵列；多个开关单元并联成开关电容阵列，开关电容采用三维叉指电容；中间级延迟单元第一同相输入端与前级反相输出端、下级第二同相输入端连接，第一反相输入端与前级同相输出端、下级第二反相输入端连接，第二同相输入端与前级第一同相输入端连接，第二反相输入端与前级第一反相输入端连接，反相输出端与后级第一同相输入端连接，同相输出端与后级第一反相输入端连接，第一级和最末级延迟单元反相连接。本发明提高了震荡频率、降低了相位噪声，具有电容密度高、与数字工艺兼容的优点。

主权项

一种数字可控环形压控振荡器电路，包括三级以上的延迟单元，其特征在于：每级延迟单元包括四个NMOS管、四个PMOS管和一个开关电容阵列；所述的开关电容阵列包括并联的多个开关单元，每个开关单元包括前开关电容、后开关电容和开关，前开关电容的一端与开关的一端连接，后开关电容的一端与开关的另一端连接；每个开关单元中的前开关电容的另一端与第一NMOS管的漏极、第三NMOS管的源极、第一PMOS管的漏极、第三PMOS管的漏极连接，作为延迟单元的反相输出端，第一NMOS管的栅极作为延迟单元的第一同相输入端，第一PMOS管的栅极作为延迟单元的第二反相输入端；每个开关单元中的后开关电容的另一端与第二NMOS管的漏极、第四NMOS管的源极、第二PMOS管的漏极、第四PMOS管的漏极连接，作为延迟单元的同相输出端，第二NMOS管的栅极作为延迟单元的第一反相输入端，第二PMOS管的栅极作为延迟单元的第二同相输入端；第三NMOS管的漏极与第四PMOS管的栅极连接，第四NMOS管的漏极与第三PMOS管的栅极连接；第三NMOS管的栅极和第四NMOS管的栅极连接，作为外部电压控制端；第一、第二、第三和第四PMOS管的源极连接外部电源电压，第一、第二NMOS管的源极接地；所述的前开关电容和后开关电容均采用三维叉指电容，包括多层水平设置的平面叉指电容，所述的平面叉指电容为设置在硅衬底上的一对平面呈梳齿状的金属膜，每个金属膜包括平行的梳齿条和连接条，连接条将多个梳齿条并接，两片金属膜呈叉指状设置，相邻两层的平面叉指电容的两片金属膜位置互换，并通过设置在连接条处的金属化通孔连通，在竖直方向上形成立面叉指电容；中间级延迟单元中的每级延迟单元的第一同相输入端与前一级延迟单元的反相输出端、下一级延迟单元的第二同相输入端连接，第一反相输入端与前一级延迟单元的同相输出端、下一级延迟单元的第二反相输入端连接，第二同相输入端与前一级延迟单元的第一同相输入端连接，第二反相输入端与前一级延迟单元的第一反相输入端连接，反相输出端与后一级延迟单元的第一同相输入端连接，同相输出端与后一级延迟单元的第一反相输入端连接；第一级延迟单元的第一同相输入端与第二级延迟单元的第二同相输入端、最末级延迟单元的同相输出端连接，第一反相输入端与第二级延迟单元的第二反相输入端、最末级延迟单元的反相输出端连接，第二同相输入端与最末级延迟单元的第一反相输入端连接，第二反相输入端与最末级延迟单元的第一同相输入端连接，反相输出端与第二级延迟单元的第一同相输入端连接，同相输出端与第二级延迟单元的第一反相输入端连接；最末级延迟单元的第一同相输入端与前一级延迟单元的反相输出端连接，第一反相输入端与前一级延迟单元的同相输出端连接，第二同相输入端与前一级延迟单元的第一同相输入端连接，第二反相输入端与前一级延迟单元的第一反相输入端连接；各级延迟单元的外部电压控制端均与外部控制电压连接。