[发明专利]多通道与非型快闪并行存储控制器

摘要

本发明公开了一种多通道与非型快闪并行存储控制器，目的是提供一种能提供更高聚合带宽，数据读写可靠性高的存储控制器。本发明由交换结构模块和n个底层存储控制器组成，交换结构模块由请求队列、传输仲裁部件和交叉开关组成，对多通道的请求进行传输仲裁，底层存储控制器由主控逻辑模块和ECC模块组成，产生符合芯片时序要求的控制信号并对数据进行ECC校验；主控逻辑模块由数据缓冲器、第三寄存器组和主控制器组成，ECC模块由ECC主控逻辑、ECC校验码生成器和错误地址产生器组成。本发明实现了多通道与非型快闪芯片的并行访问机制，有效地提高了聚合带宽，适应于数据密集型计算对于带宽的高要求，且实现了ECC检错纠错功能，提高了数据可靠性。

主权项

一种多通道与非型快闪并行存储控制器，安装在与非型快闪存储器芯片即目标芯片和主机的传输转换层之间，其特征在于多通道与非型快闪并行存储控制器由一个交换结构模块和n个底层存储控制器组成，n是目标芯片的块数；交换结构模块与n个底层存储控制器和主机的传输转换层相连，交换结构模块接收传输转换层的输入通道请求‑包括请求的命令、地址和数据，根据从底层存储控制器所反馈的目标芯片的工作状态，将请求输出到空闲的目标芯片所连接的底层存储控制器；n个底层存储控制器与目标芯片和交换结构模块相连，根据从交换结构模块接收到的请求和芯片所反馈的忙闲状态信号产生符合芯片时序特性的控制信号和数据，发送给目标芯片；交换结构模块是对多通道的请求进行传输仲裁的功能部件，由请求队列、传输仲裁部件和交叉开关组成：请求队列是个能存放待执行请求的缓冲器，与传输转换层、交叉开关、传输仲裁部件相连，请求队列接收来自传输转换层的输入通道请求，输入通道请求最多为n路，将输入通道请求按先入先出的顺序暂存起来，请求队列接收传输仲裁部件发出的出队使能信号，在出队使能信号有效地情况下将输入通道请求发送给交叉开关部件；若出队使能信号无效，则将输入通道请求暂时缓存在队列中等待下一次的仲裁；传输仲裁部件是一个仲裁电路，与请求队列、交叉开关相连，传输仲裁部件接收来自交叉开关的芯片忙闲状态信号，根据这两个信号对请求进行仲裁，一边发送出队使能信号给请求队列，一边发送通道仲裁信号给交叉开关；传输仲裁部件由2个寄存器组和仲裁逻辑电路组成，第一寄存器组与仲裁逻辑电路和交叉开关相连，由n个1位的寄存器组成，保存从交叉开关接收的n路输入通道的工作状态；第二寄存器组也与仲裁逻辑电路和交叉开关相连，由n个1位的寄存器组成，保存通过交叉开关读出的n个底层存储控制器的忙闲状态；仲裁逻辑电路与第一寄存器组、第二寄存器组、交叉开关和请求队列相连，接收第一寄存器组和第二寄存器组的内容，仲裁逻辑电路从请求队列读取输入通道请求m所指的目标芯片地址，若该地址是j，1≤m≤n，1≤j≤n，则查看第二寄存器组中寄存器j中的内容：如果寄存器j为0，表示底层存储控制器j处于空闲状态，请求m可以被执行，仲裁逻辑电路向请求队列发送请求m出队信号，同时向交叉开关发送通道选择仲裁信号，指示交叉开关建立输入通道请求m与底层存储控制器j之间的数据传输路径；交叉开关是的n×n的交叉开关，与传输转换层、传输仲裁部件、请求队列、n个底层存储控制器相连，将底层存储控制器返回的芯片忙闲状态信号返回给传输仲裁部件，并根据从传输仲裁部件接收的通道选择仲裁信号，将从请求队列出队的输入通道请求输 出到对应的底层存储控制器中；交叉开关接收来自请求队列所发出请求的地址、命令、数据，根据传输仲裁部件的通道选择仲裁信号建立或断开数据传输路径，在建立好数据传输路径之后，交叉开关将接收到的输入通道请求发送给请求对应的底层存储控制器，交叉开关从对应底层存储控制器中接收操作是否完成的信号，若操作完成，自动断开数据传输路径；底层存储控制器由主控逻辑模块和ECC模块组成，它产生符合芯片时序要求的控制信号并对主机端写入和从目标芯片读出的数据进行ECC校验；主控逻辑模块是产生符合芯片时序要求的控制信号的功能部件，与交换结构模块、ECC模块相连，从交换结构模块接收待执行的输入通道请求，遵循芯片基本操作的逻辑时序要求，产生符合芯片时序要求的地址使能、命令使能、片使能、读使能以及写使能控制信号，将这些控制信号和从交换结构模块来的数据发送给ECC模块。主控逻辑模块由数据缓冲器、第三寄存器组和主控制器组成，数据缓冲器与主控制器相连，大小与目标芯片的页大小相同，用以存储主机待写入的数据；第三寄存器组与主控制器相连，由命令寄存器、地址寄存器和状态寄存器组成，分别存放本次请求的命令操作码、目标地址和当前操作的完成状态；主控制器与交换结构模块的交叉开关、数据缓冲器、第三寄存器组和ECC模块相连，从交叉开关接收输入通道请求的命令、地址和数据，将命令、地址存入第三寄存器组，将主机待写入数据存入数据缓冲器，产生控制信号并发送给ECC模块；当从交叉开关得到的命令是读页命令时，主控制器将从ECC模块返回的数据发送给数据缓冲器，当从交叉开关得到的命令是写页命令时，主控制器先将数据写入数据缓冲器，而后将数据顺序写入芯片中，当读页操作时，主控制器将从目标芯片读出的数据先存入数据缓冲器，再通过总线将数据顺序读出，如果主控制器从ECC模块接收的错误指示信号有效，则从ECC模块接收错误地址信息，根据此信息对数据缓冲器中的数据进行纠错；主控制器是一个能产生符合芯片时序要求的控制信号的状态机，它由读页操作、写页操作和块擦除操作三个子状态机组成，三个子状态机之间相互独立，互不窜扰，在同一时间只有一个子状态机工作；主控制器在上电复位后处于初始状态，从交换结构模块的交叉开关接收命令信号，若命令信号是读页命令，主控制器由初始状态进入读页操作子状态机，直至读页操作子状态机执行完毕，主控制器再次进入初始状态；若命令信号是写页命令，主控制器由初始状态进入写页操作子状态机，直至写页操作子状态机执行完毕，主控制器再次进入初始状态；若命令信号是块擦除命令，主控制器由初始状态进入块擦除操作子状态机，直至块擦除操作子状态机执行完毕，主控制器再次进入初始状态；ECC模块与主控逻辑模块和目标芯片相连，ECC模块从主控逻辑模块接收控制信号和数据，将控制信号和数据发送给目标芯片，并对要写入目标芯片和从目标芯片读出的数 据进行ECC校验；ECC模块若从主控逻辑模块接收到的命令是写页操作，则产生ECC校验码发送给目标芯片，若从主控逻辑模块接收到的命令是读页操作，则将从芯片中读出的数据发送给主控逻辑模块，并进行ECC校验，将校验结果发送给主控逻辑模块；ECC模块由ECC主控逻辑、ECC校验码生成器和错误地址产生器三部分组成；ECC校验码生成器是一个产生ECC校验码的功能电路，与ECC主控逻辑和错误地址产生器相连，接收来自ECC主控逻辑的数据和使能信号，产生ECC校验码，并将产生的校验码输出到ECC主控逻辑和错误地址产生器；ECC校验码生成器由第四寄存器组和ECC校验码生成电路组成；第四寄存器组与ECC校验码生成电路相连，由4个寄存器组成，用以存放从ECC校验码生成电路来的ECC校验码；ECC校验码生成电路是用异或门构成的逻辑电路，与第四寄存器组、ECC主控逻辑、错误地址产生器相连，在接收到来自ECC主控逻辑的ECC使能信号之后，逻辑电路在每个时钟周期对从ECC主控逻辑接收来的数据进行异或操作，将结果作为ECC校验码写入到第四寄存器组中；当逻辑电路接收到全部的一页数据之后，将第四寄存器组中的ECC校验码读出并发送给ECC主控逻辑和错误地址产生器；错误地址产生器是一个产生错误地址的功能电路，与ECC主控逻辑和ECC校验码生成器相连；错误地址产生器由原ECC校验码寄存器、比较结果寄存器、错误地址信息寄存器以及检错逻辑组成；原ECC校验码寄存器与ECC主控逻辑和检错逻辑相连，从ECC主控逻辑中接收从芯片中读出的原ECC校验码，并暂存起来；检错逻辑与ECC校验码生成器、原ECC校验码寄存器、比较结果寄存器、错误地址信息寄存器和ECC主控逻辑相连，一方面从原ECC校验码寄存器接收原ECC校验码，一方面从ECC校验码生成器接收新生成的ECC校验码，对两个校验码的每一位依次进行异或对比，将比较结果存入比较结果寄存器中，再将比较结果寄存器的相邻位进行异或操作，将所得结果按位异或产生错误指示信号，发送给ECC主控逻辑；同时检错逻辑将比较结果寄存器中的奇数位取出作为错误地址，存入错误地址信息寄存器中，并发送给ECC主控逻辑；ECC主控逻辑与主控逻辑模块的主控制器、ECC校验码生成器、错误地址产生器和目标芯片相连，从主控制器接收控制信号和数据并发送给目标芯片，同时产生ECC使能信号，连同从主控制器接收的数据发送给ECC校验码生成器，ECC主控逻辑还从目标芯片读出原ECC校验码并发送给错误地址产生器；ECC主控逻辑是一个嵌入ECC功能的状态机，由ECC读页操作子状态机和ECC写页操作子状态机构成，这两个子状态机相互独立；ECC主控逻辑在上电复位后处于初始状态，当ECC主控逻辑从主控逻辑模块接受的命令信号是读页命令时，ECC主控逻辑进入ECC读页操作子状态机，直至ECC读页操作子状态机执行完毕，ECC主控逻辑再次进入初始状态；在初始状态下，当ECC主控逻辑从主控逻辑模块接受的命令信号是写页命令时，ECC主控逻辑进入ECC写页操作子状态机，直至ECC写页操作子状态机执行完毕，ECC主控逻辑再次进入初始状态。