[发明专利]通过利用衬底图案化的无掩膜工艺的位错和应力管理以及设备制造方法有效
| 申请号： | 201180020944.X | 申请日： | 2011-04-26 |
| 公开（公告）号： | CN102859650A | 公开（公告）日： | 2013-01-02 |
| 发明（设计）人： | 汉斯·冯凯内尔;莱奥尼达·米利奥 | 申请（专利权）人： | 汉斯·冯凯内尔;莱奥尼达·米利奥 |
| 主分类号： | H01L21/02 | 分类号： | H01L21/02 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 11038 | 代理人： | 高青 |
| 地址： | 瑞士瓦*** | 国省代码： | 瑞士;CH |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 用于产生晶格匹配、晶格失配和热失配的半导体材料的活性层堆叠的结构和方法，通过在无掩膜工艺中使用到升高的衬底区域上的外延生长，具有低的穿透位错密度、没有层破裂以及最小化晶片弯曲。 | ||
| 搜索关键词： | 通过 利用 衬底 图案 无掩膜 工艺 应力 管理 以及 设备 制造 方法 | ||
【主权项】：
一种结构，包括：a）被图案化的晶体半导体衬底，具有由沟槽（120、320、420、430、620、720）定界的升高的区域（110、130、410、610、710）；以及b）外延半导体材料，以隔离的半导体片（330、570）的形式淀积在所述升高的衬底区域上。
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H01L21-02 .半导体器件或其部件的制造或处理
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