[发明专利]一种低功耗吞吐脉冲式分频器电路

摘要

本发明涉及一种低功耗吞吐脉冲式分频器电路。本发明包括双模前置预分频器、可编程计数器和吞吐脉冲计数器；双模前置预分频器的时钟输入端接外部输入时钟信号，模式控制信号输入端与吞吐脉冲计数器的模式控制信号输出端连接，分频输出端与吞吐脉冲计数器的时钟输入端和可编程计数器的时钟输入端连接，可编程计数器的分频输出端作为整个分频器电路的分频输出端，并与吞吐脉冲计数器的重置端s和可编程计数器的重置端连接。双模前置预分频器中的一个D触发器和吞吐脉冲计数器中的T触发器受模式控制信号控制，可以关断。本发明的吞吐脉冲式分频器电路可以有效降低功耗。

主权项

一种低功耗吞吐脉冲式分频器电路，包括双模前置预分频器(F)、可编程计数器(P)和吞吐脉冲计数器(S)；双模前置预分频器(F)的时钟输入端(CKf)接外部输入时钟信号(Fin)，模式控制信号输入端(MCf)与吞吐脉冲计数器(S)的模式控制信号输出端(MCs)连接，分频输出端(Foutf)与吞吐脉冲计数器(S)的时钟输入端(CKs)和可编程计数器(P)的时钟输入端(CKp)连接，可编程计数器(P)的分频输出端(Foutp)作为整个分频器电路的分频输出端(Fout)，并与吞吐脉冲计数器(S)的重置端(resets)和可编程计数器(P)的重置端(resetp)连接；所述的双模前置预分频器(F)包括两个D触发器、一个二输入或门(OR)、一个二输入与门(AND)；二输入或门(OR)的输出端与第一D触发器(D1)的数据输入端(D)连接，二输入或门(OR)的一个输入端和二输入与门(AND)的一个输入端与第一D触发器(D1)的反相端出端(QB)连接，二输入与门(AND)的另一个输入端与第二D触发器(D2)的使能输入端(en)连接作为模式控制信号输入端(MCf)，二输入与门(AND)的输出端与第二D触发器(D2)的数据输入端(D)连接，二输入或门(OR)的另一个输入端与第二D触发器(D2)的同相输出端(Q)连接，第一D触发器(D1)的同相输出端(Q)作为分频输出端(Foutf)，第一D触发器(D1)的时钟输入端(CLK)和第二D触发器(D2)的时钟输入端(CLK)连接作为双模前置预分频器(F)的时钟输入端(CKf)； 所述的第一D触发器(D1)包括六个NMOS管和五个PMOS管；第一NMOS管(MN1)的栅极和第一PMOS管(MP1)的栅极连接作为第一D触发器(D1)的数据输入端(D)，第五PMOS管(MP5)的漏极和第六NMOS管(MN6)的漏极连接作为第一D触发器(D1)的同相输出端(Q)；第二PMOS管(MP2)的源极与第一PMOS管(MP1)的漏极连接，第一NMOS管(MN1)的漏极和第二PMOS管(MP2)的漏极与第三NMOS管(MN3)的栅极连接；第二NMOS管(MN2)的漏极与第三NMOS管(MN3)的源极连接，第三NMOS管(MN3)的漏极、第三PMOS管(MP3)的漏极、第四NMOS管(MN4)的栅极与第四PMOS管(MP4)的栅极连接；第四NMOS管(MN4)的漏极与第五NMOS管(MN5)的源极连接，第五NMOS管(MN5)的漏极、第四PMOS管(MP4)的漏极、第六NMOS管(MN6)的栅极与第五PMOS管(MP5)的栅极连接，作为第一D触发器(D1)的反相输出端(QB)；第二PMOS管(MP2)的栅极、第二NMOS管(MN2)的栅极、第三PMOS管(MP3)的栅极、第五NMOS管(MN5)的栅极连接作为第一D触发器(D1)时钟输入端(CLK)；第一NMOS管(MN1)的源极、第二NMOS管(MN2)的源极、第四NMOS管(MN4)的源极、第六NMOS管(MN6)的源极接地；第一PMOS管(MP1)的源极、第三PMOS管(MP3)的源极、第四PMOS管(MP4)的源极、第五PMOS管(MP5)的源极接电源(VDD)；所述的第二D触发器(D2)包括七个NMOS管和六个PMOS管；第七NMOS管(MN7)的栅极和第六PMOS管(MP6)的栅极连接作为第二D触发器(D2)的数据输入端(D)，第十一PMOS管(MP11)的漏极和第十二NMOS管(MN12)的漏极连接作为第二D触发器(D2)的同相输出端(Q)；第七PMOS管(MP7)的源极与第六PMOS管(MP6)的漏极连接，第七NMOS管(MN7)的漏极和第七PMOS管(MP7)的漏极与第九NMOS管(MN9)的栅极连接；第八NMOS管(MN8)的漏极与第九NMOS管(MN9)的源极连接，第九NMOS管(MN9)的漏极、第八PMOS管(MP8)的漏极、第十NMOS管(MN10)的栅极与第九PMOS管(MP9)的栅极连接；第十NMOS管(MN10)的漏极与第十一NMOS管(MN11)的源极连接，第十一NMOS管(MN11)的漏极、第九PMOS管(MP9)的漏极、第十PMOS管(MP10)的漏极、第十二NMOS管(MN12)的栅极与第十一PMOS管(MP11)的栅极连接，作为第二D触发器(D2)的反相输出端(QB)；第七PMOS管(MP7)的栅极、第八NMOS管(MN8)的栅极、第八PMOS管(MP8)的栅极、第十一NMOS管(MN11)的栅极连接作为第二D触发器(D2)时钟输入端(CLK)；第十PMOS管(MP10)的栅极和第十三NMOS管(MN13)的栅极连接作为使能输入端(en)；第八NMOS管(MN8)的源极和第十NMOS管(MN10)的源极与第十三NMOS管(MN13)的漏极连接，第七NMOS管(MN7)的源极、第十三NMOS管(MN13)的源极、第十二NMOS管(MN12)的源极接地；第六PMOS管(MP6)的源极、第八PMOS管(MP8)的源极、第九PMOS管(MP9)的源极、第十PMOS管(MP10)的源极、第十一PMOS管(MP11)的源极接电源(VDD)；所述的吞吐脉冲计数器(S)包括可预置减1计数器(DC)、或非门(NOR)、寄存器(Reg)和标准D触发器(D3)；可预置减1计数器(DC)的时钟输入端为吞吐脉冲计数器(S)的时钟输入端(CKs)，标准D触发器(D3)的输出端为吞吐脉冲计数器(S)的模式控制信号输出端(MCs)，并与可预置减1计数器(DC)的使能输入端(EN)连接，可预置减1计数器(DC)的预置使能信号输入端(LDE)与标准D触发器(D3)的预置端(SET)连接作为吞吐脉冲计数器(S)的重置端(resets)，寄存器(Reg)的输入端接外部分频置数信号；或非门(NOR)的输出端与标准D触发器(D3)的时钟输入端连接；所述的可预置减1计数器包括N级可预置T触发器和M级与门，N≥3，M=N‑2；所述的可预置T触发器包括数据输入端口(T)、时钟输入端口(CLK)、预置使能信号输入端口(SE)、预置数输入端口(SD)、使能输入端(en)、同相输出端口(Q)、反相输出端口(QN)；使能输入端(en)有效情况下，预置使能信号输入端口(SE)有效时，在时钟信号作用下，预置数输入端口(SD)的信号直接输出到同相输出端口(Q)，预置使能信号输入端口(SE)无效时，在时钟信号作用下，数据输入端口(T)的信号直接输出到同相输出端口(Q)；使能输入端(en)无效情况下，同相输出端口(Q)恒定高电平输出；每个可预置T触发器的预置使能信号输入端口(SE)连接作为可预置减1计数器的预置使能信号输入端(LDE)，时钟输入端口(CLK)连接作为可预置减1计数器的时钟输入端，使能输入端(en)连接作为可预置减1计数器的使能输入端(EN)，预置数输入端口(SD)按照顺序分别接寄存器输出的相应位，第n级可预置T触发器的预置数输入端口(SD)接寄存器输出的第n位，第n级可预置T触发器的同相输出端口(Q)作为可预置减1计数器输出的第n位，并与或非门(NOR)的输入端第n位连接，1≤n≤N；第一级可预置T触发器的数据输入端口(T)接高电平，反相输出端口(QN)与第二级可预置T触发器的数据输入端口(T)以及各级与门的一个输入端口连接；第二级可预置T触发器的反相输出端口(QN)与各级与门的另一个输入端口连接；如N≥4，则第m级可预置T触发器的数据输入端口(T)与第k级与门的输出端口连接，反相输出端口(QN)与第j级至第M级的与门的又一个输入端口连接,3≤m≤N‑1，k=m‑2，j=k‑1；所有中间级的可预置T触发器的反相输出端口(QN)分别与各级与门各输入端口连接；最末级可预置T触发器的反相输出端口(QN)悬空。