[发明专利]半导体装置有效
| 申请号： | 201210147788.X | 申请日： | 2012-05-10 |
| 公开（公告）号： | CN102779101B | 公开（公告）日： | 2016-11-02 |
| 发明（设计）人： | 广部厚纪 | 申请（专利权）人： | 瑞萨电子株式会社 |
| 主分类号： | G06F13/16 | 分类号： | G06F13/16;G11C11/4063 |
| 代理公司： | 中原信达知识产权代理有限责任公司 11219 | 代理人： | 王凝;陆锦华 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 提供一种半导体装置，具有维持数据效率并能够减少耗电的存储器阵列结构。具备多个能够写入及读出的存储器单元的存储器阵列由多个基本单位（11）构成，半导体装置具备相对于多个所述基本单位共用地设置且进行地址信号/控制信号的传送的第1总线、相对于多个所述基本单位共用地设置且进行写入数据和读出数据的传送的第2总线（RWBS），所述第1总线具备作为管线/寄存器发挥功能的至少一个第1缓冲电路（13A），所述第2总线具备作为管线/寄存器发挥功能的至少一个第2缓冲电路（13B），半导体装置具备：从所述第1总线的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将地址/控制信号依次送出的第1控制电路（6）；从所述第2总线上的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将数据信号依次送出的第2控制电路（7）。从所述第2总线向多个所述基本单位分别传送来的写入数据向多个所述基本单位分别写入，分别来自多个所述基本单位的读出数据经由所述第2总线，按照所述近端侧的基本单位到所述远端侧的基本单位的顺序，到达所述第2控制电路，在所述第2控制电路中，将所述到达的读出数据输出。 | ||
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【主权项】：
一种半导体装置，具备多个能够写入及读出的存储器单元的存储器阵列由多个基本单位构成，所述半导体装置具备相对于多个所述基本单位共用地设置且进行地址信号/控制信号的传送的第1总线；以及相对于多个所述基本单位共用地设置且进行写入数据和读出数据的传送的第2总线，所述第1总线具备作为管线/寄存器发挥功能的至少一个第1缓冲电路，所述第2总线具备作为管线/寄存器发挥功能的至少一个第2缓冲电路，所述半导体装置具备：从所述第1总线的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将地址/控制信号依次送出的第1控制电路；以及在写入时，从所述第2总线上的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将数据信号依次送出的第2控制电路，将从所述第2总线向多个所述基本单位分别传送来的写入数据分别写入多个所述基本单位，在读出时，分别来自多个所述基本单位的读出数据经由所述第2总线，按照所述近端侧的基本单位到所述远端侧的基本单位的顺序，到达所述第2控制电路，在所述第2控制电路中，将所述到达的读出数据输出。
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